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[发明专利]存储器件的制造方法-CN202210759381.6在审
发明人：梁肖;贾雪梅;郭楠 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2022-06-29 - 公布日： 2022-09-23 - 主分类号： H01L27/11526 文献下载
摘要：本发明提供了一种存储器件的制造方法，包括：提供一衬底，衬底包括存储区及逻辑区；在逻辑区形成第一侧墙及第一浮栅；形成图形化的光刻胶层，覆盖存储区；检测图形化的光刻胶层是否合格，并对不合格的图形化的光刻胶层执行重工工艺，在执行重工工艺时，采用第一湿法工艺去除图形化的光刻胶层，第一湿法工艺的工艺温度低于或等于150℃。本发明中，采用第一湿法工艺去除不合格的图形化的光刻胶层，且其工艺温度小于或等于150℃，通过在相对灰化工艺更低的温度下去除不合格的光刻胶层，以减少逻辑区的浮栅多晶硅层的氧化，从而间接增大逻辑区的第一浮栅的蚀刻窗口，以利于后续蚀刻去除逻辑区的第一浮栅，从而解决逻辑区的浮栅残留问题。
存储器件制造方法

[发明专利]半导体装置和半导体装置的制造方法-CN202111198492.6在审
发明人：金徐儇;姜仁求 -专利权人：爱思开海力士有限公司
申请日： 2021-10-14 - 公布日： 2022-09-20 - 主分类号： H01L27/11526 文献下载
摘要：本申请涉及半导体装置和半导体装置的制造方法。一种制造半导体装置的方法包括以下步骤：形成具有彼此交替地层叠的第一材料层和第二材料层的层叠结构；形成穿过层叠结构的第一开口；在第一材料层之间形成第二开口；在第二开口中形成第一牺牲层；通过氧化第一牺牲层来形成突出到第一开口中的第一隔离层；在第一隔离层的突出部分之间在第一材料层上形成模制图案；通过蚀刻模制图案之间暴露的第一隔离层的部分来形成第三开口；在第三开口中形成第二牺牲层；以及通过氧化第二牺牲层来形成朝着第一开口的中央比模制图案突出更远的第二隔离层。
半导体装置制造方法

[发明专利]一种IO器件结构及其制备方法-CN202210596098.6有效
发明人：沈安星;张有志;杨洋 -专利权人：广州粤芯半导体技术有限公司
申请日： 2022-05-30 - 公布日： 2022-09-02 - 主分类号： H01L27/11526 文献下载
摘要：本发明提供一种IO器件结构及其制备方法，该IO器件结构包括第一导电类型衬底、第二导电类型深阱区、两个间隔预设距离的第一沟槽、第二沟槽、隔离层、栅极结构、第一导电类型掺杂区及第二导电类型掺杂区，其中，深阱区位于所述衬底中；第一沟槽位于深阱区中；至少两个间隔预设距离的第二沟槽位于两第一沟槽之间；隔离层填充第一沟槽及第二沟槽；栅极结构位于相邻两第二之间的衬底上表面且包括隧穿层、浮栅层、第一介电层、栅极层及隔离侧墙；第一导电类型掺杂区与第二导电类型掺杂区分别位于相邻栅极结构与第二沟槽之间及第一沟槽与第二沟槽之间的衬底上表层。本发明通过于栅极结构中设置薄隧穿层，降低了器件的功耗，提升了器件的读操作速度。
一种 io 器件结构及其制备方法

[发明专利]具有平行沟槽型电容器的三维存储器装置-CN202110746901.5在审
发明人：金原奭 -专利权人：爱思开海力士有限公司
申请日： 2021-07-01 - 公布日： 2022-06-07 - 主分类号： H01L27/11526 文献下载
摘要：本公开涉及一种具有平行沟槽型电容器的三维存储器装置。提供了一种3D存储器装置。该3D存储器装置可以包括基板上的逻辑器件层和层叠在逻辑器件层上的存储器件层。逻辑器件层可以包括设置在基板上的逻辑器件。存储器件层可以包括设置在延伸区域中的字线层叠体、设置在字线层叠体中的阶梯图案、外围区域中的介电层层叠体以及嵌入在介电层层叠体中的电容器。
具有平行沟槽电容器三维存储器装置

[发明专利]一种单多晶EEPROM开关单元结构-CN202111417129.9在审
发明人：宋思德;葛江晖;郑若成;贺琪;刘国柱;徐蓓蕾 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2021-11-25 - 公布日： 2022-04-05 - 主分类号： H01L27/11526 文献下载
摘要：本发明公开一种单多晶EEPROM开关单元结构，属于微电子器件领域，包括p型Si衬底、浅槽隔离STI、栅氧化层、多晶层和衬垫。p型Si衬底上形成有高压p阱和n阱；若干个浅槽隔离STI将p型Si衬底的表面分成三部分区域：开关管区域、编程管区域和控制栅区域；编程管区域的表面通过n型离子掺杂形成有隧穿注入层；栅氧化层位于p型Si衬底的表面；多晶层淀积于栅氧化层的表面，多晶层覆盖开关管区域、编程管区域、控制栅区域以及浅槽隔离STI；衬垫位于多晶层的两侧，通过衬垫进行栅自对准工艺在p型Si衬底上形成有N+离子注入层和P+离子注入层。本发明可实现重复且精确的修调功能；具有修调灵活、修调成品率高、工艺成本低且易实现工艺移植等突出优点。
一种多晶 eeprom 开关单元结构

[发明专利]非易失性闪存存储器及其擦除方法-CN202210019508.0有效
发明人：沈安星;张有志;陈泽勇 -专利权人：广州粤芯半导体技术有限公司
申请日： 2022-01-10 - 公布日： 2022-03-29 - 主分类号： H01L27/11526 文献下载
摘要：本发明提供一种非易失性闪存存储器及其擦除方法，所述非易失性闪存存储器包括高压器件，所述高压器件包括形成于外围区的衬底中的第一掺杂区、被所述第一掺杂区包围的第一隔离结构、第二掺杂区和被所述第二掺杂区包围的第二隔离结构，所述第一掺杂区和所述第一隔离结构相结合，以及所述第二掺杂区与所述第二隔离结构相结合，均可起到阻挡电压的作用，由此可承受较高的电压，从而提高所述高压器件的击穿电压。由此在对非易失性闪存存储器进行擦除时，可提高施加在未被选择的扇区的字线结构上的电压，从而可降低施加在源线结构上的电压与施加所述字线结构上的电压之间的压差，进而可避免未被选择的扇区出现被动擦除的问题。
非易失性闪存存储器及其擦除方法

[发明专利]集成电路器件-CN202110905552.7在审
发明人：金承允;沈在龙;韩智勋 -专利权人：三星电子株式会社
申请日： 2021-08-06 - 公布日： 2022-02-22 - 主分类号： H01L27/11526 文献下载
摘要：一种集成电路器件，包括：衬底；外围电路结构，其设置在衬底上，该外围电路结构包括外围电路和连接到外围电路的下布线；导电板，其覆盖外围电路结构的一部分；单元阵列结构，其设置在外围电路结构上并且导电板介于其间，该单元阵列结构包括存储单元阵列和围绕该存储单元阵列的绝缘层；通孔，其在垂直于衬底顶面的方向上穿过绝缘层以连接到下布线；以及蚀刻引导构件，其设置在与导电板相同水平的绝缘层中，以与通孔的一部分接触。
集成电路器件

[发明专利]半导体结构及其制造方法与闪存-CN202010797928.2在审
发明人：蔡耀庭;廖修汉;庄哲辅 -专利权人：华邦电子股份有限公司
申请日： 2020-08-10 - 公布日： 2022-02-22 - 主分类号： H01L27/11526 文献下载
摘要：本发明提供一种半导体结构及其制造方法与闪存。所述半导体结构包括衬底、多个第一隔离结构、栅极结构以及氧化物层。第一隔离结构在衬底的周边区中将衬底界定出第一有源区。氧化物层设置于第一有源区中的衬底上，且被第一隔离结构覆盖。氧化物层与第一隔离结构界定出暴露衬底的开口。栅极结构设置于第一有源区中的衬底上，且包括设置于开口中的衬底上的栅介电层以及设置于栅介电层上的栅极。氧化物层位于栅介电层的周围。栅极的底表面的宽度小于第一有源区的顶表面的宽度。
半导体结构及其制造方法闪存

[发明专利]用于形成集成电路的方法和集成电路-CN201910052609.6有效
发明人：邓立峯;吴伟成 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-01-21 - 公布日： 2022-02-22 - 主分类号： H01L27/11526 文献下载
摘要：本申请的各个实施方式涉及形成集成电路的方法，以及相关的集成电路。在一些实施方式中，在多个逻辑子区域上形成栅极介电前趋物层的堆叠，且之后将栅极介电前趋物层的堆叠从至少二个逻辑子区域选择性地移除。然后，形成栅极介电前趋物层，且随后执行电浆处理制程和退火制程。然后将栅极介电前趋物层从低电压逻辑子区域选择性地移除，而不是从高电压逻辑子区域移除。经由在执行电浆处理制程和退火制程之前，将栅极介电前趋物层的堆叠从低电压逻辑子区域移除，较少的栅极介电前趋物材料被处理、退火、和从低电压逻辑子区域移除。因此，减少了所产生的残留物，并且也减少或消除由残留物引入的缺陷。
用于形成集成电路方法

[发明专利]一种Flash开关单元结构及其制备方法-CN202111294868.3在审
发明人：宋思德;刘国柱;陈浩然;郑若成;张海良;贺琪 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2021-11-03 - 公布日： 2022-02-08 - 主分类号： H01L27/11526 文献下载
摘要：本发明公开一种Flash开关单元结构的制备方法，属于微电子器件领域。在同一衬底上制备编程管T1、信号传输管T2和擦除管T3。编程管T1用来进行单元的编程操作、擦除管T3用来进行单元的擦除操作、信号传输管T2与外围逻辑电路相连负责信号的传输。由于编程和擦除时电子隧穿的路径不一样，极大的提升了隧道氧化层的寿命，改善了Flash开关单元的耐久性和电荷保持寿命，有望用作高可靠的配置单元应用于Flash型FPGA中去。
一种 flash 开关单元结构及其制备方法

[发明专利]一种闪存器件的制造方法-CN202111058811.3在审
发明人：吴露平;张亮;曹坚 -专利权人：上海华力集成电路制造有限公司
申请日： 2021-09-08 - 公布日： 2022-01-18 - 主分类号： H01L27/11526 文献下载
摘要：本发明提供一种闪存器件的制造方法，包括：提供一衬底，所述衬底上形成有氧化硅层和多晶硅层，所述氧化硅层两侧形成有字线，所述字线的上表面低于所述多晶硅层的下表面；涂覆阻挡层；回刻部分厚度的所述阻挡层；涂覆抗反射层和光刻胶层；对该光刻胶层进行曝光、显影；刻蚀所述多晶硅层以得到擦除栅；以及去除多余的所述光刻胶层、所述抗反射层和所述阻挡层。本发明采用阻挡层和光刻胶层的双重涂覆工艺，利用所述阻挡层在刻蚀去除多余的多晶硅层以得到所述擦除栅的过程中保护所述字线，避免所述氧化硅层两侧的字线被误刻蚀的情况，从而保证了字线的正常工作。
一种闪存器件制造方法

[发明专利]存储器的形成方法以及三维存储器-CN202111210890.5在审
发明人：赵祥辉;曾最新;单静静;豆海清;高毅 -专利权人：长江存储科技有限责任公司
申请日： 2021-10-18 - 公布日： 2022-01-18 - 主分类号： H01L27/11526 文献下载
摘要：本申请提供了一种存储器的形成方法以及三维存储器，该存储器的形成方法包括：提供基底，基底包括衬底和层叠结构，层叠结构位于衬底的裸露表面上，层叠结构包括交替设置的牺牲层和绝缘介质层；在层叠结构的裸露表面上形成图形化掩膜层，图形化掩膜层包括狭缝区和至少位于狭缝区一侧的边缘区，狭缝区包括贯穿至层叠结构表面的多个沟道，边缘区包括第一凹槽和/或孔洞；以图形化掩膜层为掩膜，刻蚀层叠结构，形成多个栅极线狭缝；去除图形化掩膜层。该存储器的形成方法较好地缓解了边缘处的栅极线狭缝的刻蚀停止以及倾斜等问题，保证了plane边缘处的栅极线狭缝的刻蚀效果较好，进而保证了器件的整体性能较好。
存储器形成方法以及三维

[发明专利]半导体结构与用以制造其的方法-CN202010749080.6在审
发明人：廖廷丰;陈晟弘;刘光文 -专利权人：旺宏电子股份有限公司
申请日： 2020-07-30 - 公布日： 2022-01-18 - 主分类号： H01L27/11526 文献下载
摘要：本发明提供一种半导体结构与用以制造其的方法。半导体结构包含源极线结构。源极线结构包含形成于沟道中的复合材料。复合材料包含氧化物部与金属部。
半导体结构用以制造方法

[发明专利]半导体存储装置-CN201710664482.4有效
发明人：加藤竜也;村越笃;荒井史隆 -专利权人：东芝存储器株式会社
申请日： 2017-08-04 - 公布日： 2021-12-03 - 主分类号： H01L27/11526 文献下载
摘要：本发明的实施方式提供一种高集成度的半导体存储装置。实施方式的半导体存储装置具备：第1电极膜及第2电极膜，沿着第1方向及第2方向扩展；第1绝缘板，沿着第2方向上相互隔开的两列而配置，在各列中沿着第1方向间断地配置；第2绝缘板，设置于两列间，沿着n列而配置，在各列中沿着第1方向间断地配置；第3绝缘板，设置于两列中的一列与由第2绝缘板组成的列之间，沿着第1方向间断地配置；第1绝缘部件，设置于第1绝缘板与第3绝缘板之间；以及第2绝缘部件，设置于第2绝缘板与第3绝缘板之间。第1电极膜在两列间被分割为两个部分。第2电极膜在两列间被分割为{(n+1)×2}个部分。
半导体存储装置

[发明专利]存储器及其制备方法-CN202110255006.3有效
发明人：姚兰 -专利权人：长江存储科技有限责任公司
申请日： 2021-03-09 - 公布日： 2021-10-08 - 主分类号： H01L27/11526 文献下载
摘要：公开了一种制备三维存储器的方法和一种三维存储器。所公开的制备三维存储器的方法包括：在半导体结构的一侧表面形成第一叠层结构，并在第一叠层结构中形成贯穿第一叠层结构的接触孔；在接触孔中设置第一填充物以形成接触块；在第一叠层结构的远离半导体结构的一侧表面形成第二叠层结构，并在第二叠层结构中形成贯穿第二叠层结构连接开口；以及在连接开口中设置第二填充物以形成连接层。其中，接触块的邻近半导体结构的一侧表面与半导体结构直接接触，并且接触块的远离半导体结构的一侧表面完全暴露在连接开口中并与设置在连接开口中的连接层直接接触。其中，接触块和连接层被形成为具有在远离半导体结构的方向上尺寸逐渐减小的剖面形状。
存储器及其制备方法

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