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[发明专利]半导体器件及其制造方法-CN202310089898.3在审
发明人：陈家忠;苏子昂;刘雅芸;郑仪侃 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-02-08 - 公布日： 2023-09-19 - 主分类号： H01L27/092 文献下载
摘要：半导体器件包括衬底。该半导体器件包括延伸到衬底中并且具有第一U形的至少部分的第一栅极区域。该半导体器件包括延伸到衬底中并且具有第二U形的沟道区域。该半导体器件包括延伸到衬底中并且具有井形的第二栅极区域。井形设置在第二U形之间，并且第二U形还设置在第一U形之间。本发明的实施例还提供了制造半导体器件的方法。
半导体器件及其制造方法

[发明专利]半导体器件及其制造方法和系统-CN201911063416.7有效
发明人：苏品岱;刘钦洲;陈胜雄;张丰愿;鲁立忠;林彦宏;田丽钧;黄博祥;郑仪侃;卢麒友 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-10-31 - 公布日： 2023-09-19 - 主分类号： G06F30/392 文献下载
摘要：(产生布局图的)方法包括生成表示半导体器件中的电路的至少一部分的单元，单元至少部分地根据M_2nd层级的第二轨道(M_2nd轨道)和第M_1st层级的第一轨道(M_1st轨道)布置。生成单元包括：基于布局图中为单元选择的位置来选择M_2nd轨道中的一个；生成表示电路的输出引脚的第一M_2nd引脚图案；基本沿着所选择的M_2nd轨道布置第一引脚图案的长轴；生成表示电路的相应输入引脚的第二至第五M_1st引脚图形；基本沿着相应的M_1st轨道中的一个布置第二至第五引脚图案的长轴。本发明的实施例还涉及半导体器件及其制造方法和系统。
半导体器件及其制造方法系统

[发明专利]半导体单元结构、集成电路及其制造方法-CN202310495211.6在审
发明人：陈家忠;周文昇;彭永州;袁忠盛;郑仪侃 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-05-05 - 公布日： 2023-09-12 - 主分类号： H01L23/528 文献下载
摘要：本发明的实施例提供了一种半导体单元结构及其制造方法。半导体单元结构包括第一互补金属氧化物半导体(CMOS)和第二CMOS，第一导电元件和第二导电元件。第一CMOS和第二CMOS被放置在衬底上，参考电压通过第一导电元件和第二导电元件分别提供给第一CMOS和第二CMOS。第一导电元件的宽度乘以第一CMOS的沟道长度的乘积与第二导电元件的宽度乘以第二CMOS的沟道长度的乘积呈正相关。本发明的实施例还提供了一种集成电路。
半导体单元结构集成电路及其制造方法

[发明专利]半导体器件及其制造方法-CN202310085480.5在审
发明人：曾健庭;萧锦涛;方上维;林俊言;黄圣丰;郑仪侃;鲁立忠 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-02-01 - 公布日： 2023-06-27 - 主分类号： H01L27/088 文献下载
摘要：半导体器件包括位于第一行中的第一单元，其中，第一行在第一方向上延伸，第一单元具有在垂直于第一方向的第二方向上测量的第一单元高度。半导体器件还包括位于第一行中的第二单元，其中，第二单元具有在第二方向上测量的第二单元高度，第二单元高度小于第一单元高度。第二单元包括具有在第二方向上测量的第一宽度的第一有源区域以及具有在第二方向上测量的第二宽度的第二有源区域，其中，第二宽度与第一宽度不同。本申请的实施例还涉及制造半导体器件的方法。
半导体器件及其制造方法

[发明专利]合并的柱结构、导线结构及其布局图的生成方法和系统-CN201810584266.3有效
发明人：希兰梅·比斯瓦思;王中兴;杨国男;郑仪侃 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-06-08 - 公布日： 2022-11-29 - 主分类号： G06F30/392 文献下载
摘要：本发明提供了合并的柱结构、导线结构及其布局图生成系统和方法。该方法包括：确定第一组的第一短柱图案至第四短柱图案(其表示M(i)金属化层的部分并且相对于网格进行定位)；违反阿尔法方向间隔的最小横向布线(TVR)距离，其中，(1)网格具有正交的阿尔法轨道和贝塔轨道，以及(2)短柱图案具有与第一阿尔法轨道大致同轨对准的长轴并且具有小于TVR距离的第一距离(在第一组的直接相邻的构件之间的阿尔法方向间隔)；以及将成对的第一短柱图案和第二短柱图案以及第三短柱图案和第四短柱图案合并成相应的第一中柱图案和第二中柱图案，其中，合成的第一中柱图案和第二中柱图案之间具有阿尔法方向间隔的第二距离；第二距离大于TVR距离。
合并结构导线及其布局生成方法系统

[发明专利]开发电子器件的架构设计和制造电子器件的系统及方法-CN201810049128.5有效
发明人：陈胜雄;高章瑞;张丰愿;黄博祥;王绍桓;王新泳;郑仪侃;陈俊臣 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-01-18 - 公布日： 2022-10-25 - 主分类号： G06F30/392 文献下载
摘要：本发明的实施例提供了用于开发电子器件的电子架构设计和制造电子器件的系统以及方法。本发明的实施例描述的示例性系统和方法从一个或多个标准单元和/或一个或多个标准单元变型中选择性地挑选以形成电子器件的模拟电路和/或数字电路的电子架构设计。在示例性实施例中，半导体代工厂和/或半导体技术节点可以对将一个或多个标准单元布置到电子器件设计基板面上施加一个或多个电子设计约束。在一些情况下，一个或多个标准单元中的一些在被布置到电子器件基板面上时不能满足一个或多个电子设计约束。在这些情况下，将与这些标准单元相对应的一个或多个标准单元变型布置到电子器件基板面上。
开发电子器件架构设计制造系统方法

[发明专利]半导体器件及其制造方法和系统-CN201911051119.0有效
发明人：黄博祥;刘钦洲;陈胜雄;张丰愿;庄惠中;汪孟学;郑仪侃;陈俊臣 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-10-31 - 公布日： 2022-09-16 - 主分类号： H01L27/02 文献下载
摘要：一种生成包括第一金属化层级(M_lst层级)的布局图的方法包括：在布局图中识别填充单元和基本上邻接填充单元的第一功能单元；第一功能单元包括第一和第二侧边界、M_lst层级中的第一布线图案，并且表示第一功能单元区域中的相应的第一导体；并且切割图案的第一组和第二组位于第一布线图案的相应部分上面，并且与相应的第一和第二侧边界基本对准；调整第二组的相应的一个或多个选择的切割图案的一个或多个位置，从而相应地延长一个或多个选择的第一布线图案，以便成为跨越第一功能单元的第二边界延伸到填充单元中的相应的第一延长布线图案。本发明的实施例还涉及半导体器件及其制造方法和系统。
半导体器件及其制造方法系统

[发明专利]集成电路结构以及生成集成电路布局图的系统和方法-CN202110518760.1在审
发明人：方上维;萧锦涛;林威呈;曾健庭;鲁立忠;郑仪侃;王中兴 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-05-12 - 公布日： 2021-09-03 - 主分类号： G06F30/392 文献下载
摘要：本发明的实施例提供了集成电路结构以及生成集成电路布局图的系统和方法。生成IC布局图的方法包括沿边界使第一行单元与第二行单元邻接，第一行包括第一和第二有源片，第二行包括第三和第四有源片，有源片沿行方向并具有宽度值。有源片与第一至第四背侧通孔区域重叠，第一有源片宽度值大于第三有源片宽度值，第一背侧通孔区域宽度值大于第三背侧通孔区域宽度值，并且从第一有源片到边界的距离的值小于类金属定义区域的最小间隔规则。由处理器执行使第一行与第二行邻接或使有源片与背侧通孔区域重叠中的至少一个。
集成电路结构以及生成布局系统方法

[发明专利]集成电路结构-CN202110565356.X在审
发明人：萧锦涛;王中兴;曾健庭;郑仪侃 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-05-24 - 公布日： 2021-08-24 - 主分类号： H01L27/02 文献下载
摘要：一种集成电路结构包括：第一多个胞元行，在第一方向上延伸；以及第二多个胞元行，在第一方向上延伸。第一多个胞元行中的每一者具有第一行高度且包括设置在其中的多个第一胞元。第二多个胞元行中的每一者具有与第一行高度不同的第二行高度且包括设置在其中的多个第二胞元。所述多个第一胞元包括第一多个有源区，第一多个有源区中的每一者在第一方向上连续地延伸跨越所述多个第一胞元。所述多个第二胞元包括第二多个有源区，第二多个有源区中的每一者在第一方向上连续地延伸跨越所述多个第二胞元。第一多个有源区及第二多个有源区中的至少一个有源区具有沿着第一方向变化的宽度。
集成电路结构

[发明专利]半导体器件及其制造方法-CN202010974947.8在审
发明人：张丰愿;诺·穆罕默德·艾杜维蒂尔;黄博祥;詹森博;陈明发;刘钦洲;郑仪侃 -专利权人：台湾积体电路制造股份有限公司
申请日： 2020-09-16 - 公布日： 2021-03-19 - 主分类号： H01L23/498 文献下载
摘要：本发明的实施例提供了一种半导体器件以及制造方法，其中，金属化层位于衬底上方，电源网格线位于金属化层内。信号焊盘位于金属化层内，并且信号焊盘由电源网格线围绕。信号外部连接件电连接至信号焊盘。本发明的实施例另一方面提供一种制造半导体器件的方法。
半导体器件及其制造方法

[发明专利]互连结构、包含互连结构的半导体结构及其形成方法-CN202010857079.5在审
发明人：蔡荣洲;张丰愿;黄博祥;刘钦洲;郑仪侃 -专利权人：台湾积体电路制造股份有限公司
申请日： 2020-08-24 - 公布日： 2021-03-05 - 主分类号： H01L23/528 文献下载
摘要：本发明实施例涉及互连结构、包含互连结构的半导体结构及其形成方法。一种互连结构包含多个第一垫、多个第二垫、第一层中的多个第一导线、第二层中的多个第二导线及第n层中的多个第n导线。所述第一垫及所述第二垫分别分组成第一群组、第二群组及第n群组。第一群组中的所述第一垫中的每一者由所述第一导线中的一者连接到所述第一群组中的所述第二垫中的一者。所述第二群组中的所述第一垫中的每一者由所述第二导线中的一者连接到所述第二群组中的所述第二垫中的一者。所述第n群组中的所述第一垫中的每一者由所述第n导线中的一者连接到所述第n群组中的所述第二垫中的一者。
互连结构包含半导体及其形成方法

[发明专利]通孔结构-CN201910639859.X在审
发明人：张丰愿;刘钦洲;钱清河;叶政宏;黄博祥;詹森博;郑仪侃;水修铨 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-07-16 - 公布日： 2020-02-14 - 主分类号： H01L23/48 文献下载
摘要：三维集成电路(IC)封装的通孔结构的结构及方法。通孔结构包括：中间部分，延伸穿过平面结构；以及第一端及第二端，各自连接到中间部分且位于平面结构的不同侧上。第一端及第二端中的一者或多者包括多个通孔及准金属层中的一者或多者。
平面结构通孔结构三维集成电路延伸穿过第一端准金属通孔封装

[发明专利]具有电磁屏蔽功能的金属-绝缘层-金属电容结构及其形成方法-CN201910521121.3在审
发明人：李惠宇;刘钦洲;叶政宏;张丰愿;黄博祥;郑仪侃;曾嘉辉 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-06-17 - 公布日： 2020-01-24 - 主分类号： H01L23/522 文献下载
摘要：本发明实施例涉及具有电磁屏蔽功能的金属‑绝缘层‑金属电容结构及其形成方法。本发明实施例涉及一种半导体装置及一种制造方法，且更特定地说，本发明实施例涉及一种半导体中介层装置。所述半导体中介层装置包含衬底及形成于所述衬底上的第一金属化层。第一介电层形成于所述第一金属化层上且第二金属化层形成于所述衬底上。第一导线形成于所述第一金属化层中且第二导线及第三导线形成于所述第二金属化层中。金属‑绝缘层‑金属MIM电容器形成于所述第一介电层中及所述第一导线上。所述MIM电容器包含：(i)顶部电容器电极，其位于所述第一介电层中且电耦合到所述第二导线；(ii)底部电容器电极，其位于所述第一介电层中及所述第一导线上方，其中所述底部电容器电极经配置为电浮动的；及(iii)第二介电层，其介于所述顶部电容器电极与所述底部电容器电极之间。
金属化层介电层底部电容器电极衬底绝缘层电容器电极中介层金属半导体电磁屏蔽功能半导体装置金属电容电浮动电耦合配置制造

[发明专利]用以产生包含布线配置的布局图的方法-CN201910197438.6在审
发明人：张丰愿;刘钦洲;庄惠中;徐孟楷;苏品岱;黄博祥;郑仪侃;卢麒友;蔡荣洲 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-03-15 - 公布日： 2019-09-24 - 主分类号： G06F17/50 文献下载
摘要：本揭露涉及用以产生包含布线配置的布局图的方法。一种方法(在具有多个掩模的多图案化使用情境中产生布线配置的布局图，所述布局图存储在非暂时性计算机可读媒体上)包含：相对于所述掩模中的给定的一个掩模，在金属化层中的给定导电图案的对应部分上方的第一候选位置处放置给定切割图案；确定所述第一候选位置是否导致违反设计规则的非圆形群或循环群中的至少一个；且如果存在违规，则临时防止在所述金属化层中在所述第一候选位置处放置所述给定切割图案直到进行校正为止，以避免违反所述设计规则。
布局图布线配置候选位置掩模金属化层切割图案设计规则非暂时性计算机导电图案可读媒体非圆形图案化循环群违规校正违反存储

[发明专利]无多图案化冲突的集成电路设计-CN201410119998.7有效
发明人：何建霖;徐金厂;林宏隆;杨稳儒;郑仪侃;欧宗桦;郑文立;谢艮轩;张晴翔;陈庭榆;田丽钧 -专利权人：台湾积体电路制造股份有限公司
申请日： 2014-03-27 - 公布日： 2018-03-23 - 主分类号： G06F17/50 文献下载
摘要：本发明涉及用于通过在未组装的IC单元上实施结构有效性检查来形成多图案化光刻（MPL）兼容的集成电路布局的方法和装置以加强避免组装后的MPL冲突的设计约束。在一些实施例中，通过生成具有多图案化设计层的多个未组装的集成电路（IC）单元实施该方法。在未组装的IC单元上实施结构有效性检查以识别出具有设置在包括有潜在的多图案化着色冲突的图案中的模型的违规的IC单元。调整违规的IC单元中的设计模型以获得多个无违规的IC单元。然后，组装多个无违规的IC单元以形成MPL兼容的IC布局。由于MPL兼容的IC布局没有着色冲突，所以进行分解算法的操作而不实施组装后颜色冲突检查。
图案冲突集成电路设计

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