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[发明专利]无多图案化冲突的集成电路设计-CN201410119998.7有效
发明人：何建霖;徐金厂;林宏隆;杨稳儒;郑仪侃;欧宗桦;郑文立;谢艮轩;张晴翔;陈庭榆;田丽钧 -专利权人：台湾积体电路制造股份有限公司
申请日： 2014-03-27 - 公布日： 2018-03-23 - 主分类号： G06F17/50 文献下载
摘要：本发明涉及用于通过在未组装的IC单元上实施结构有效性检查来形成多图案化光刻（MPL）兼容的集成电路布局的方法和装置以加强避免组装后的MPL冲突的设计约束。在一些实施例中，通过生成具有多图案化设计层的多个未组装的集成电路（IC）单元实施该方法。在未组装的IC单元上实施结构有效性检查以识别出具有设置在包括有潜在的多图案化着色冲突的图案中的模型的违规的IC单元。调整违规的IC单元中的设计模型以获得多个无违规的IC单元。然后，组装多个无违规的IC单元以形成MPL兼容的IC布局。由于MPL兼容的IC布局没有着色冲突，所以进行分解算法的操作而不实施组装后颜色冲突检查。
图案冲突集成电路设计

[发明专利]可识别的具有编码信息的IC图案-CN201310435219.X有效
发明人：张世明;林子钦;罗仁杰;唐于博;欧宗桦 -专利权人：台湾积体电路制造股份有限公司
申请日： 2013-09-23 - 公布日： 2017-05-24 - 主分类号： G06F17/50 文献下载
摘要：本发明公开了一种以区分多个图案的方式设计填充有多个不可区分的伪部件因而具有多个相似图案的IC设计布局的方法，并因此设计IC设计布局。为区分布局中的每一图案，在设计阶段创建伪部件的同时，将在尺寸和/或位置偏离一些预定的均衡值的偏差编码进每一图案中选定的伪部件组。通过识别这些编码的伪部件以及从例如晶圆或光掩模的SEM图像提供的图像信息中测量偏差，可以在IC设计布局中定位相应的图案。为了从给定的图案中更快更易地识别编码的伪部件，可以使用预确定的锚伪部件组。本发明还公开了一种可识别的具有编码信息的IC图案。
识别具有编码信息 ic 图案

[发明专利]用于集成电路设计和制造的方法-CN201410770315.4在审
发明人： 欧宗桦;谢艮轩;张世明;黄文俊;赖志明;刘如淦;高蔡胜 -专利权人：台湾积体电路制造股份有限公司
申请日： 2014-12-15 - 公布日： 2015-11-11 - 主分类号： H01L27/02 文献下载
摘要：本发明提供了一种图案化半导体衬底上方的目标材料层的方法。该方法包括以下步骤：使用第一子布局在目标材料层上方形成多个第一部件，每个第一部件均具有侧壁；形成多个间隔件部件，每个间隔件部件均共形于其中一个第一部件的侧壁并具有间隔件宽度；以及使用第二子布局在目标材料层上方形成多个第二部件。该方法还包括从每个第一部件周围去除多个间隔件部件以及使用多个第一部件和多个第二部件图案化目标材料层的步骤。本文也提供了其他方法和相关联的图案化的半导体晶圆。本发明涉及用于集成电路设计和制造的方法。
用于集成电路设计制造方法

[发明专利]利用单图案化隔离件技术的双图案化技术-CN201310603660.4有效
发明人：陈皇宇;谢艮轩;欧宗桦;范芳瑜;侯元德;谢铭峰;刘如淦;鲁立忠 -专利权人：台湾积体电路制造股份有限公司
申请日： 2011-08-17 - 公布日： 2014-04-23 - 主分类号： H01L21/033 文献下载
摘要：本发明为利用单图案化隔离件技术的双图案化技术，具体涉及一种形成集成电路结构的方法，包括在晶片表示上形成平行于第一方向的第一和第二多个轨迹。该第一和第二多个轨迹被分配在交替的图案中。在第一多个轨迹上而不在第二多个轨迹上布线第一多个图案。在第二多个轨迹上而不在第一多个轨迹上布线第二多个图案。使第一多个图案在第一方向和与第一方向垂直的第二方向上延伸，使得每个第二多个图案被第一多个图案的部分包围，其中在延伸步骤之后，基本上晶片表示上的第一多个图案的相邻两个均不具有大于预定空间的空间。
利用图案隔离技术

[发明专利]用于多重图案化集成电路的布局方法和系统-CN201210378038.3有效
发明人：陈皇宇;欧宗桦;谢艮轩;许钦雄 -专利权人：台湾积体电路制造股份有限公司
申请日： 2012-10-08 - 公布日： 2014-01-15 - 主分类号： G06F17/50 文献下载
摘要：一种方法，将代表位于IC层的区域的布局的任何奇数环中而不包括在该布局的任何其他奇数环中的电路图案的任何节点识别为独立节点。该层将使用至少三个光掩模图案化多个电路图案。该方法将离布局的任何奇数环中的任何其他独立节点的距离不小于阈值距离的任何独立节点识别为安全独立节点。如果布局中的电路图案包括不具有任何安全独立节点的任何奇数环，则修改布局，使得修改之后，每个奇数环都具有至少一个安全独立节点。本发明提供用于多重图案化集成电路的布局方法和系统。
用于多重图案集成电路布局方法系统

[发明专利]多边缘的图案化-CN201310347541.7有效
发明人：谢铭峰;张雅惠;刘如淦;欧宗桦;谢艮轩;林本坚 -专利权人：台湾积体电路制造股份有限公司
申请日： 2011-09-26 - 公布日： 2013-11-06 - 主分类号： H01L21/027 文献下载
摘要：本发明提供了一种具有多个亚分辨率元件的对准标记。每个亚分辨率元件具有小于能被对准工艺中的对准信号检测到的最小分辨率的尺寸。也提供了一种其上具有第一、第二和第三图案的半导体晶圆。第一和第二图案在第一方向上延伸，以及第三图案在垂直于第一方向的第二方向上延伸。通过在第二方向上测量的第一距离将第二图案与第一图案分离。通过在第一方向上测量的第二距离将第三图案与所第一图案分离。通过在第一方向上测量的第三距离将第三图案与第二图案分离。第一距离约等于第三距离。第二距离小于第一距离的两倍。本发明同样涉及了一种多边缘的图案化。
多边图案

[发明专利]具有自对准互连件的半导体器件-CN201210387305.3在审
发明人：张世明;谢艮轩;欧宗桦;刘如淦;范芳瑜;侯元德 -专利权人：台湾积体电路制造股份有限公司
申请日： 2012-10-12 - 公布日： 2013-10-30 - 主分类号： H01L23/522 文献下载
摘要：本发明公开了一种多层器件及制造多层器件的方法。示例性多层器件包括衬底；设置在衬底上方的第一层间介电(ILD)层；以及在第一ILD层中形成的包括多条第一导电线的第一导电层。该器件还包括设置在第一ILD层上方的第二ILD层；以及在第二ILD层中形成的包括多条第二导电线的第二导电层。多条第二导电线中的至少一条导电线邻近多条第一导电线中的至少一条导电线形成。多条第二导电线中的至少一条导电线在界面处接触多条第一导电线中的至少一条导电线。本发明提供了具有自对准互连件的半导体器件。
具有对准互连半导体器件

[发明专利]具有自对准互连件和阻挡部分的半导体器件-CN201210365276.0有效
发明人：张世明;谢艮轩;欧宗桦;刘如淦;范芳瑜;侯元德 -专利权人：台湾积体电路制造股份有限公司
申请日： 2012-09-26 - 公布日： 2013-10-30 - 主分类号： H01L23/522 文献下载
摘要：本发明公开了具有自对准互连件和阻挡部分的半导体器件和用于制造该器件的方法。示例性器件包括布置在衬底上方的第一导电层，第一导电层包括沿第一方向延伸的第一多条导线。该器件还包括布置在第一导电层上方的第二导电层，第二导电层包括沿第二方向延伸的第二多条导线。该器件还包括形成在第一多条导线的第一导线与第二多条导线的第一导线电接触的界面处的自对准互连件。该器件还包括夹置在第一多条导线的第二导线与第二多条导线的第二导线之间的阻挡部分。
具有对准互连阻挡部分半导体器件

[发明专利]用于减少拐角圆化的具有光学邻近度校正的切分拆分-CN201210564375.1有效
发明人：江嘉评;欧宗桦;唐于博;池明辉;郑文立;蔡振坤;黄文俊;刘如淦 -专利权人：台湾积体电路制造股份有限公司
申请日： 2012-12-21 - 公布日： 2013-09-18 - 主分类号： H01L27/02 文献下载
摘要：本公开内容涉及用于减少拐角圆化的具有光学邻近度校正的切分拆分，其中，提供一种集成电路(IC)方法的一个实施例。该方法包括：接收具有主要特征的IC设计布局，主要特征包括两个拐角和跨越于两个拐角之间的边；对边执行特征调节；对边执行切分，从而将边划分成包括两个拐角段和在两个拐角段之间的一个中心段；针对与中心段关联的中心目标对所主要特征执行第一光学邻近度校正(OPC)；随后针对与拐角段关联的两个拐角目标对主要特征执行第二OPC；并且随后针对中心目标对主要特征执行第三OPC从而产生修改的IC设计布局。
用于减少拐角具有光学邻近校正切分拆分

[发明专利]集成电路的电路性能最佳化方法-CN201310116486.0有效
发明人：郑英周;欧宗桦;许志玮;蔡正隆;刘如淦;黄文俊;罗博仁 -专利权人：台湾积体电路制造股份有限公司
申请日： 2010-06-03 - 公布日： 2013-08-28 - 主分类号： G06F17/50 文献下载
摘要：本发明是有关于一种集成电路(IC)方法，此方法包含提供一IC设计布局；模拟上述IC设计布局的热效应；根据上述的热效应的模拟来模拟上述IC设计布局的电气性能；以及根据上述电气性能的模拟，进行上述IC设计布局的热虚拟置入。本发明通过将虚拟热特征结合至IC设计布局的方法，可最佳化电路性能，故可提高产品产能及可靠度。
集成电路电路性能最佳方法

[发明专利]用于半导体器件的基于目标的虚拟插入-CN201210320858.7有效
发明人：郑英周;罗博仁;刘文豪;欧宗桦;许志玮;黄文俊;刘如淦 -专利权人：台湾积体电路制造股份有限公司
申请日： 2012-08-31 - 公布日： 2013-03-27 - 主分类号： G06F17/50 文献下载
摘要：本发明提供了用于基于目标的虚拟插入的集成电路方法。一种方法包括提供集成电路(IC)设计布局；以及提供用于仿真IC设计布局上的热效应的热模型，热模型包括光学仿真和硅校验。该方法还包括：提供热模型和IC设计布局的卷积以生成IC设计布局的热图像轮廓；限定用于在热图像轮廓中优化热均匀性的热目标；将热目标与热图像轮廓进行比较以确定差异数据；以及基于差异数据对IC设计布局执行热虚拟插入，以提供基于目标的IC设计布局。
用于半导体器件基于目标虚拟插入

[发明专利]FinFET的适应性鳍设计-CN201210115587.1有效
发明人： 欧宗桦;陈淑敏;苏品岱;田丽钧;刘如淦 -专利权人：台湾积体电路制造股份有限公司
申请日： 2012-04-18 - 公布日： 2012-11-07 - 主分类号： G06F17/50 文献下载
摘要：一种设计标准单元的方法，包括：确定标准单元中的半导体鳍的最小鳍间距，其中，半导体鳍是FinFET的部分；以及确定在标准单元上方的底部金属层中的金属线的最小金属间距，其中，最小金属间距大于最小鳍间距。该标准单元被布置在集成电路中并且实现在半导体晶圆上。本发明还提出了一种FinFET的适应性鳍设计。
finfet 适应性设计

[发明专利]用于工艺增强的参数化虚拟单元插入-CN201110332919.7有效
发明人：郑英周;欧宗桦;刘文豪;刘如淦;黄文俊 -专利权人：台湾积体电路制造股份有限公司
申请日： 2011-10-27 - 公布日： 2012-06-06 - 主分类号： G06F17/50 文献下载
摘要：本公开涉及用于工艺增强的参数化虚拟单元插入及其制造方法。根据一个或多个实施例，该方法包括：提供具有限定像素单元的集成电路(IC)设计布局；仿真包括每个像素单元的IC设计布局的热效应；生成包括每个像素单元的IC设计布局的热效应图；为IC设计布局确定目标吸收值；以及基于所确定的目标吸收值为IC设计布局的每个像素单元执行热虚拟单元插入。
用于工艺增强参数虚拟单元插入

[发明专利]利用单图案化隔离件技术的双图案化技术-CN201110241621.5有效
发明人：陈皇宇;谢艮轩;欧宗桦;范芳瑜;侯元德;谢铭峰;刘如淦;鲁立忠 -专利权人：台湾积体电路制造股份有限公司
申请日： 2011-08-17 - 公布日： 2012-05-16 - 主分类号： H01L21/027 文献下载
摘要：一种形成集成电路结构的方法，包括在晶片表示上形成平行于第一方向的第一和第二多个轨迹。该第一和第二多个轨迹被分配在交替的图案中。在第一多个轨迹上而不在第二多个轨迹上布线第一多个图案。在第二多个轨迹上而不在第一多个轨迹上布线第二多个图案。使第一多个图案在第一方向和与第一方向垂直的第二方向上延伸，使得每个第二多个图案被第一多个图案的部分包围，其中在延伸步骤之后，基本上晶片表示上的第一多个图案的相邻两个均不具有大于预定空间的空间。
利用图案隔离技术

[发明专利]多边缘的图案化-CN201110294592.9有效
发明人：谢铭峰;张雅惠;刘如淦;欧宗桦;谢艮轩;林本坚 -专利权人：台湾积体电路制造股份有限公司
申请日： 2011-09-26 - 公布日： 2012-04-18 - 主分类号： H01L23/544 文献下载
摘要：本发明提供了一种具有多个亚分辨率元件的对准标记。每个亚分辨率元件具有小于能被对准工艺中的对准信号检测到的最小分辨率的尺寸。也提供了一种其上具有第一、第二和第三图案的半导体晶圆。第一和第二图案在第一方向上延伸，以及第三图案在垂直于第一方向的第二方向上延伸。通过在第二方向上测量的第一距离将第二图案与第一图案分离。通过在第一方向上测量的第二距离将第三图案与所第一图案分离。通过在第一方向上测量的第三距离将第三图案与第二图案分离。第一距离约等于第三距离。第二距离小于第一距离的两倍。本发明同样涉及了一种多边缘的图案化。
多边图案

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