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[发明专利]一种相变存储单元及相变存储器-CN202210585095.2在审
发明人：李响;郭艳蓉;陈鑫;马平;童浩 -专利权人：华为技术有限公司
申请日： 2021-09-13 - 公布日： 2022-09-23 - 主分类号： H01L45/00 文献下载
摘要：本申请提供一种相变存储单元及相变存储器。该相变存储单元包括第一电极、第二电极和相变材料层，其中，相变材料层位于第一电极与第二电极之间，相变材料层包括掺杂铪(Hf)金属和/或铪化合物的母体相变材料，母体相变材料为包含锗(Ge)、锑(Sb)、碲(Te)、铋(Bi)中至少一种元素的材料。铪金属和/或铪化合物可以作为晶化过程中的晶核，加速相变材料层的晶化过程，从而提升SET操作速度；而且，掺杂铪金属和/或铪化合物可以填充母体相变材料处于晶态时的空位，减少相变材料层在相变前后的体积变化，从而降低空洞的产生，提升循环性能。
一种相变存储单元存储器

[发明专利]一种兼容CMOS后端工艺的HfO2-CN202210557881.1在审
发明人：黄明强;陈泓 -专利权人：中国科学院深圳先进技术研究院
申请日： 2022-05-19 - 公布日： 2022-09-23 - 主分类号： H01L45/00 文献下载
摘要：本申请公开了一种兼容CMOS后端工艺的HfO2基忆阻器的制备方法及忆阻器。制备方法为：选取Si/SiO2衬底并清洗；在衬底上形成底电极图案；在衬底上生成Ti层和Pt层作为底电极；在底电极上生成HfO2层作为电介质层；在HfO2层上形成顶电极图案；在HfO2层上生成Ti层和Pt层作为顶电极；在顶电极上形成底电极刻蚀区域图案；对底电极刻蚀区域进行刻蚀，刻蚀掉HfO2层；将器件在N2环境下保持温度在250~300℃金属化后退火60~90s，得到结构为Ti/Pt/HfO2/Ti/Pt的HfO2基忆阻器成品。本申请工艺温度低，热应力小，兼容于CMOS后端工艺，具有100%的良品率，有助于实现器件量产。
一种兼容 cmos 后端工艺 hfo base sub

[发明专利]一种Ta-Ge-Sb-Te相变材料及其制备方法和相变存储器单元-CN202010225608.X有效
发明人：薛媛;宋三年;宋志棠 -专利权人：中国科学院上海微系统与信息技术研究所
申请日： 2020-03-26 - 公布日： 2022-09-23 - 主分类号： H01L45/00 文献下载
摘要：本申请提供一种Ta‑Ge‑Sb‑Te相变材料及其制备方法和相变存储器单元，该Ta‑Ge‑Sb‑Te相变材料包括钽(Ta)元素、锗(Ge)元素、锑(Sb)元素和碲(Te)元素，所述Ta‑Ge‑Sb‑Te相变材料的化学式为TaxGeySbzTe100‑x‑y‑z，其中，2≤x≤15，5≤y≤50，5≤z≤70。本申请提供的Ta‑Ge‑Sb‑Te相变材料可以通过调节钽(Ta)元素、锗(Ge)元素、锑(Sb)元素和碲(Te)元素的含量以及薄膜的厚度得到不同结晶温度、电阻率和结晶激活能的存储材料，本申请提供的Ta‑Ge‑Sb‑Te相变材料，与传统的Ge2Sb2Te5相比，具有更高的热稳定性，更强的数据保持力，更快的结晶速度。
一种 ta ge sb te 相变材料及其制备方法存储器单元

[发明专利]忆阻器电极材料的制备方法、制备装置和忆阻器电极材料-CN201880001001.4有效
发明人：姚国峰;沈健 -专利权人：深圳市为通博科技有限责任公司
申请日： 2018-08-02 - 公布日： 2022-09-23 - 主分类号： H01L45/00 文献下载
摘要：本申请实施例提供了一种忆阻器电极材料的制备方法、制备装置和忆阻器电极材料，该制备方法包括：采用等离子体辅助原子层沉积工艺在衬底上沉积金属氮化物，得到金属氮化物衬底；将所述金属氮化物衬底置于真空进行激光退火处理，得到用于制备阻变式存储器的忆阻器电极的忆阻器电极材料；其中，所述忆阻器电极材料中的金属氮化物的性能指标满足以下条件：电阻率低于100微欧厘米，碳元素的残留低于1原子百分比，含氧量低于10原子百分比，金属和氮的原子数量的比值与1的差值的绝对值小于0.1。
忆阻器电极材料制备方法装置

[发明专利]相变化记忆体及其制造方法-CN201910436001.3有效
发明人：郑胜鸿;张明丰;杨子澔 -专利权人：北京时代全芯存储技术股份有限公司
申请日： 2019-05-23 - 公布日： 2022-09-23 - 主分类号： H01L45/00 文献下载
摘要：一种相变化记忆体及其制造方法。制造相变化记忆体的方法包括以下操作：形成前驱结构；形成图案化硬遮罩层于第一导电材料层之上，其中图案化硬遮罩层与导电接触在第一导电材料层的法线方向上重叠；以图案化硬遮罩层为遮罩，蚀刻第一导电材料层，以形成锥形加热器于导电接触上；形成相变化层于锥形加热器上，其中相变化层具有接触区与锥形加热器的上表面接触；以及形成上电极于相变化层上。本揭露的制造相变化记忆体的方法具有制程简单的优点，且能够缩小锥形加热器与相变化层之间的接触面积，可以有效地提高加热效率。
相变记忆体及其制造方法

[发明专利]电阻式随机存取存储器（RRAM）单元及其形成方法-CN201810563156.9有效
发明人：曾元泰;刘世昌 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-06-04 - 公布日： 2022-09-23 - 主分类号： H01L45/00 文献下载
摘要：本申请的各种实施例涉及包括具有凹进的底部电极侧壁的电阻式随机存取存储器(RRAM)单元的集成电路及其形成方法，以减轻侧壁等离子体损伤的影响。在一些实施例中，RRAM单元包括下电极、数据存储元件和上电极。下电极包括分别在下电极的相对侧上的一对凹陷的底部电极侧壁。数据存储元件覆盖下电极并且包括一对存储侧壁。存储侧壁分别位于下电极的相对侧上，并且凹陷的底部电极侧壁与存储侧壁横向间隔开并且横向地位于存储侧壁之间。上电极覆盖数据存储元件。
电阻随机存取存储器 rram 单元及其形成方法

[发明专利]制造相变化记忆体的方法-CN201811516556.0有效
发明人：杨子澔;张明丰 -专利权人：北京时代全芯存储技术股份有限公司
申请日： 2018-12-12 - 公布日： 2022-09-23 - 主分类号： H01L45/00 文献下载
摘要：一种制造相变化记忆体的方法，包含：形成一结构，包含：底电极；介电层，位于底电极上方；隔离层，位于介电层上方，并具有开口贯穿隔离层；以及多晶硅层，位于开口内；形成第一孔洞及第二孔洞分别贯穿多晶硅层及介电层，第二孔洞位于第一孔洞的下方；形成保护层于第一孔洞及第二孔洞内及多晶硅层上方；进行化学机械研磨制程，或者进行干蚀刻制程及化学机械研磨制程，以移除保护层的一部分、隔离层及多晶硅层，并暴露介电层，以及留下第二孔洞内的保护层；移除第二孔洞内的保护层，以暴露第二孔洞；以及沉积加热材料至第二孔洞内。此方法可避开使用氢氧化四甲基铵溶液造成的危险，又可避免介电层中的孔洞损伤，使孔洞具有良好的尺寸稳定性。
制造相变记忆体方法

[发明专利]一种无铅钙钛矿薄膜忆阻器及其制备方法-CN202210705834.7在审
发明人：杨威;邵赫;凌海峰;明建宇;庄静文;解令海;黄维 -专利权人：南京邮电大学
申请日： 2022-06-21 - 公布日： 2022-09-20 - 主分类号： H01L45/00 文献下载
摘要：本发明公开一种无铅钙钛矿薄膜忆阻器，该忆阻器为“三明治”结构，顺次由顶电极、无机阻变功能层和底电极组成，顶电极为金属电极，无机阻变功能层为Cs‑Cu‑I钙钛矿薄膜。该忆阻器的整体制备过程可靠稳定，所得忆阻器具有绿色环保的特点；在改善器件性能一致性、环境依赖性的同时，在仿生突触塑性模拟方面也有很大提高，其可利用较低电压实现对器件电流的操控，并实现了稳定可重构的连续脉冲的写入/擦除，为低功耗、神经形态计算提供了有利条件，同时该忆阻器拥有较低功耗，为生物功能模拟以及神经形态计算提供了可能。
一种无铅钙钛矿薄膜忆阻器及其制备方法

[发明专利]一种基于导电丝电极的相变存储器及其制备方法-CN202210706263.9在审
发明人：徐明;王欢;缪向水 -专利权人：华中科技大学;湖北江城实验室
申请日： 2022-06-21 - 公布日： 2022-09-20 - 主分类号： H01L45/00 文献下载
摘要：本发明提供一种基于导电丝电极的相变存储器及其制备方法，通过在底电极层施加正电压脉冲，顶电极层接地，使相变材料在晶态与非晶态之间实现相变过程，进而对器件的阻态进行调节。在施加脉冲后，活性电极中金属阳离子会被氧化，在介质层半导体材料中的缺陷中快速迁移，并在介质层中形成稳定的导电丝。由于介质层导电性能差，形成的导电丝作为底电极与相变材料层的接触点，使得相变材料层在相变过程中的升温区域减小，器件的有效相变面积减小，因此使其工作电流减小。该结构可以有效降低相变存储器的功耗，提高了相变存储器的性能，具有广阔的应用前景。
一种基于导电电极相变存储器及其制备方法

[发明专利]一种选通管材料、选通管单元及其制备方法-CN202210706279.X在审
发明人：徐明;辜融川;麦贤良;刘永鹏;王欢;缪向水 -专利权人：华中科技大学;湖北江城实验室
申请日： 2022-06-21 - 公布日： 2022-09-20 - 主分类号： H01L45/00 文献下载
摘要：本发明公开了一种选通管材料、选通管单元及其制备方法，属于微纳米电子技术领域。所述选通管材料为包括In、Te及M的化合物，其中，M为掺杂元素，且为C、Si、N、As、Sc、Ti、Ga、Hf及Y中的至少一种。所述选通管材料的化学通式为InxTeyM100‑x‑y，其中，x，y为元素的原子百分比，且10≤x≤45，55≤y≤90，0≤100‑x‑y≤15。该选通管材料由In、Te和掺杂元素构成，在In‑Te化合物的基础上进行掺杂，组分相对简单，易于调控，且该化合物热稳定性高，漏电流小，通过进一步元素掺杂可以提高其耐用性，热稳定性以及开态电流密度。
一种选通管材料单元及其制备方法

[发明专利]一种相变薄膜、薄膜制备方法及相变存储器-CN202210762301.2在审
发明人：程晓敏;崔铭格;曾运韬;李凯;缪向水 -专利权人：华中科技大学;湖北江城实验室
申请日： 2022-06-30 - 公布日： 2022-09-20 - 主分类号： H01L45/00 文献下载
摘要：本发明提供一种相变薄膜、薄膜制备方法及相变存储器，相变薄膜的化学组成符合化学通式(TiTe2)x(Sb2Te3)1‑x，其中，x为TiTe2的百分比，且0x0.6。该相变薄膜与纯Sb2Te3相变薄膜相比，非晶稳定性明显提升，晶粒尺寸明显减小。随着TiTe2掺杂比例的增加，非晶稳定性进一步提升，晶粒尺寸进一步减小。将该相变薄膜应用于相变存储器中，可以在不牺牲Sb2Te3相变存储器SET速度的前提下提升非晶稳定性，甚至能进一步提高其SET速度。该相变存储器与纯Sb2Te3相变存储器相比，RESET功耗明显降低且能有效抑制电阻漂移。随着TiTe2掺杂比例的增加，RESET功耗进一步降低，电阻漂移系数进一步减小。
一种相变薄膜制备方法存储器

[发明专利]一种具有局域调控特性的铁电多值存储器及其制备方法-CN202210608891.3在审
发明人：王天宇;孟佳琳;何振宇;陈琳;孙清清;张卫 -专利权人：复旦大学
申请日： 2022-05-31 - 公布日： 2022-09-20 - 主分类号： H01L45/00 文献下载
摘要：本发明公开一种具有局域调控特性的铁电多值存储器及其制备方法。本发明的具有局域调控特性的铁电多值存储器包括：衬底；沟道材料，形成在所述衬底上；源电极和漏电极，形成在所述沟道材料两端；铪基铁电材料，覆盖上述器件，作为栅介质层；分离栅电极，四个栅电极相互间隔平行排列在所述栅介质层上且位于所述沟道材料上方，利用电学脉冲作为铁电存储器的激励源，分别在四个栅电极施加电压，获得四个不同的电阻状态“00”、“01”、“10”、“11”，实现基于局域调控特性的多值存储功能。
一种具有局域调控特性铁电多值存储器及其制备方法

[发明专利]一种铁电神经突触晶体管及其制备方法-CN202210609161.5在审
发明人：王天宇;孟佳琳;李庆轩;陈琳;孙清清;张卫 -专利权人：复旦大学
申请日： 2022-05-31 - 公布日： 2022-09-20 - 主分类号： H01L45/00 文献下载
摘要：本发明公开一种铁电神经突触晶体管及其制备方法。该铁电神经突触晶体管，包括：衬底；栅极，其为有机导电材料，形成在所述衬底上；铪基铁电层，覆盖所述栅极；沟道，形成在所述铪基铁电层上；源极和漏极，形成在所述沟道两端，在所述栅极施加脉冲电压，激发所述铪基铁电层的极化翻转，通过记录源漏极电流，获得神经突触特性。
一种神经突触晶体管及其制备方法

[发明专利]一种具有垂直双栅结构的铁电神经突触存储器及其制备方法-CN202210609538.7在审
发明人：孟佳琳;王天宇;何振宇;陈琳;孙清清;张卫 -专利权人：复旦大学
申请日： 2022-05-31 - 公布日： 2022-09-20 - 主分类号： H01L45/00 文献下载
摘要：本发明公开一种具有垂直双栅结构的铁电神经突触存储器及其制备方法。该具有垂直双栅结构的铁电神经突触存储器包括：衬底；背栅电极，形成在所述衬底上；铪基铁电背栅介质，其为正交相，覆盖所述背栅电极；二维沟道材料，形成在所述铪基铁电背栅介质上，其在水平方向的投影与背栅电极在水平方向的投影有交叠；源电极和漏电极，形成在所述二维沟道材料两端；铪基铁电顶栅介质，其为正交相，覆盖上述器件；顶栅电极，形成在所述铁电顶栅介质上，其在水平方向的投影与二维沟道材料和背栅电极在水平方向的投影有交叠，在垂直方向上实现基于双铁电耦合的双突触调控，完成时间与空间信息调整。
一种具有垂直结构神经突触存储器及其制备方法

[发明专利]一种铁电半导体结型神经形态忆阻器件及其制备方法-CN202210609606.X在审
发明人：王天宇;孟佳琳;何振宇;陈琳;孙清清;张卫 -专利权人：复旦大学
申请日： 2022-05-31 - 公布日： 2022-09-20 - 主分类号： H01L45/00 文献下载
摘要：本发明公开一种铁电半导体结型神经形态忆阻器件及其制备方法。该铁电半导体结型神经形态忆阻器件包括：衬底，其为高掺杂硅片；阻挡层，形成在衬底上，设有凹槽，使底部的高掺杂硅片露出作为底电极；铁电层，形成在凹槽中，与底电极相接触；顶电极，形成在铁电层上，其延伸方向与底电极的延伸方向正交，通过调节施加在顶电极的电压的大小和正负，实现神经形态计算中所需的电导权重逐级调节过程：在顶电极施加正向电压时，铁电层中的铁电畴极化方向翻转向下，器件处于低电阻的状态；施加较小的正向电压时，铁电层中铁电畴发生不完全翻转，器件处于中间电阻状态；施加负向电压时，铁电层中的铁电畴极化方向发生翻转，器件处于高电阻的状态。
一种半导体神经形态器件及其制备方法