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[发明专利]半导体结构和半导体结构的制备方法-CN202210380025.3在审
发明人：李德斌 -专利权人：长鑫存储技术有限公司
申请日： 2022-04-12 - 公布日： 2023-10-27 - 主分类号： H01L29/165 文献下载
摘要：本申请提供一种半导体结构和半导体结构的制备方法，半导体结构包括：衬底，源极结构、沟道结构和漏极结构，源极结构、沟道结构和漏极结构均位于衬底上，源极结构和漏极结构通过沟道结构连接；其中，沟道结构的材料的禁带宽度小于源极结构和漏极结构的材料的禁带宽度。沟道结构的材料的禁带宽度较小，使得沟道结构的载流子的迁移率较高；另外，源极结构和漏极结构的材料的禁带宽度较大，可以降低源极结构、漏极结构与衬底之间形成的PN结附近的导带和价带间的空穴隧穿几率，从而改善结漏电现象，提升半导体结构的性能。因此，本申请提供的半导体结构和半导体结构的制备方法，能够改善半导体结构的结漏电现象。
半导体结构制备方法

[发明专利]半导体装置-CN201811009205.0有效
发明人：小林勇介;原田信介 -专利权人：富士电机株式会社
申请日： 2018-08-31 - 公布日： 2023-10-24 - 主分类号： H01L29/16 文献下载
摘要：本发明提供能够降低导通电阻的半导体装置。在栅极沟槽(7)的底面设有导电层(22)。由该导电层(22)和n型电流扩散区(3)沿栅极沟槽(7)的侧壁形成肖特基结(23)，并由该肖特基结(23)构成沟槽型SBD(42)的1个单位单元。在栅极沟槽(7)的内部，在导电层(22)上隔着绝缘层(8a)设有构成沟槽栅型的纵向型MOSFET(41)的1个单位单元的栅电极(9)。即，沟槽栅型MOSFET(41)的1个单位单元和沟槽型SBD(42)的1个单位单元被配置在1个栅极沟槽(7)的内部并且在深度方向上对置。
半导体装置

[发明专利]SiC基板、SiC外延晶片及其制造方法-CN201910978671.8有效
发明人：西原祯孝;龟井宏二 -专利权人：株式会社力森诺科
申请日： 2019-10-15 - 公布日： 2023-10-03 - 主分类号： H01L29/16 文献下载
摘要：提供一种在SiC外延晶片的制造中难以破裂的SiC基板。本发明的SiC基板(1)具备：第1主面(1a)、配置于第1主面(1a)的相反侧的第2主面(1b)及连结于第1主面(1a)和第2主面(1b)的外周(1c)，存在于SiC基板的周端部(1A)的、由中空部和从该中空部延伸的位错线连结而成的复合缺陷的密度为0.01个/cm2以上且10个/cm2以下。
sic 基板外延晶片及其制造方法

[发明专利]锗硅(GE)缓冲层上的P型场效应晶体管(PFET)以增加PFET源极和漏极中的GE以增加PFET沟道的压缩以及制造方法-CN202280013978.4在审
发明人：杨斌;李夏;杨海宁 -专利权人：高通股份有限公司
申请日： 2022-01-18 - 公布日： 2023-09-29 - 主分类号： H01L29/165 文献下载
摘要：公开了一种在硅(Si)锗(Ge)(SiGe)缓冲层上制造的示例性高性能P型场效应晶体管(PFET)，其具有SiGe源极(211S)和漏极(211D)，Ge百分比高于在Si衬底界面处引起位错的阈值。包括高于45％阈值的Ge百分比的源极和漏极提供了沟道中的增加的压缩应变，以用于PFET的更高性能。通过在SiGe缓冲层(214)上而不是直接在Si衬底(216)上形成PFET(200)来避免源极和漏极的晶格中的位错，并且SiGe缓冲层的Ge百分比小于源极和漏极中Ge的百分比。在一个示例中，通过在缓冲层和Si衬底的界面处注入位错并且对缓冲层进行退火来松弛缓冲层的晶格。
锗硅 ge 缓冲场效应晶体管 pfet 增加中的沟道压缩以及制造方法

[发明专利]一种应力沟道晶体管及其制造方法-CN201911023725.1有效
发明人：陈勇跃;颜强;黄秋铭;谭俊;洪佳琪;周海锋;方精训 -专利权人：上海华力集成电路制造有限公司
申请日： 2019-10-25 - 公布日： 2023-09-19 - 主分类号： H01L29/167 文献下载
摘要：本发明提供一种应力沟道晶体管及其制造方法，提供衬底和位于该衬底上的栅极结构；形成位于栅极结构两侧、衬底内的源漏极，源漏极由种子层和体层构成；其中种子层为100面和110面的硅外延层；体层的材料为SiGa，该SiGa中Ga的浓度占36％至45％；形成位于栅极结构两侧、所述源漏极上的帽层。本发明将应力材料改成SiGa作为源漏极(Source/Drain)后，可以替代原来的SiGe：B，简化了工艺，并且提升了所述应力沟道晶体管的应力和电流导通能力。
一种应力沟道晶体管及其制造方法

[发明专利]一种可分离的复合碳化硅衬底及其制备和分离方法-CN202210213635.4在审
发明人：王振中 -专利权人：无锡华鑫检测技术有限公司
申请日： 2022-03-04 - 公布日： 2023-09-12 - 主分类号： H01L29/16 文献下载
摘要：本发明提出了一种可分离的复合碳化硅衬底，包括第一碳化硅单晶层、第二碳化硅单晶层以及位于两个碳化硅单晶层之间的非晶层；所述碳化硅衬底，对于波长为1030nm的光，第二碳化硅单晶层的透过率大于50％，非晶层的透过率小于0.2％。本发明得到的复合碳化硅衬底，采用波长为1030nm的激光束，从第二碳化硅单晶层射入，聚焦在非晶层，非晶层吸收激光能量发生结构分解，从而第一碳化硅单晶层与第二碳化硅单晶层自然分离，解决了碳化硅器件工艺中背面减薄的问题，能有效保持衬底性能稳定及与后续垂直器件工艺的兼容性，降低了后段器件工艺背面减薄的成本与难度，为高性能低成本碳化硅基器件制备奠定材料基础。
一种可分离复合碳化硅衬底及其制备分离方法

[发明专利]用于改进的测量的半导体设备和相关方法-CN202180082611.3在审
发明人： J·里士满;E·R·范布伦特 -专利权人：沃孚半导体公司
申请日： 2021-12-07 - 公布日： 2023-09-05 - 主分类号： H01L29/16 文献下载
摘要：公开了半导体设备，特别是用于改进的电阻测量的半导体设备和相关方法。公开了用于半导体设备的接触结构，其提供了对电阻测量的通路，具有对测试相关的电阻的降低的影响，从而提高了测试准确性，特别是对于具有低导通电阻额定值的半导体设备。半导体设备可以包括有源区域和沿着有源区域的周边布置的无源区域。半导体设备可以布置有顶侧触件以提供用于电阻测量的通路，例如开尔文感测电阻测量。相关方法包括从半导体设备的顶侧执行电阻测量，即使当半导体设备的有源区域形成垂直接触结构时也是如此。
用于改进测量半导体设备相关方法

[发明专利]一种硅锗选择性外延生长工艺及FinFET结构的形成方法-CN202310371825.3在审
发明人：三重野文建 -专利权人：顾赢速科技（合肥）有限公司
申请日： 2023-04-04 - 公布日： 2023-08-25 - 主分类号： H01L29/161 文献下载
摘要：本申请提供一种硅锗选择性外延生长工艺及FinFET结构的形成方法，所述硅锗选择性外延生长工艺包括：对半导体衬底表面执行预处理工艺；采用不含氯元素的硅源和锗源作为反应物，采用卤素化合物作为催化物，仅在所述半导体衬底表面形成硅锗外延层。本申请提供一种硅锗选择性外延生长工艺及FinFET结构的形成方法，采用不含氯元素的硅源和锗源作为反应物，可以在形成外延源漏时避免损害器件，从而提高器件可靠性。
一种选择性外延生长工艺 finfet 结构形成方法

[发明专利]功率半导体器件和用于制造功率半导体器件的方法-CN202180085693.7在审
发明人： S·沃思;L·克诺尔;A·米哈埃拉 -专利权人：日立能源瑞士股份公司
申请日： 2021-12-20 - 公布日： 2023-08-22 - 主分类号： H01L29/16 文献下载
摘要：描述了一种功率半导体器件(1)，包括：第一主电极(3)；第二主电极(4)；栅极电极层(5)，位于第一主电极(3)和第二主电极(4)之间；半导体层堆叠(2)，位于第一主电极(3)和第二主电极(4)之间并与它们电接触，半导体层堆叠(2)包括：不同掺杂的半导体层，其中，至少两个半导体层在它们的导电类型和掺杂浓度中的至少一个方面不同；多个柱状或鳍状分区(20)，延伸穿过栅极电极层(5)并且分别包括布置在第一主电极(3)的、具有第一掺杂浓度和第一导电类型的接触层(21)，其中，每个接触层(21)延伸到栅极电极层(5)的、面向第一主电极(3)的一侧(5A)，相邻的柱状或鳍状分区(20，930)的接触层(21)在栅极电极层(5，94)的、面向第一主电极(3，921)的一侧上合并，使得相邻的柱状或鳍状分区(20，930)的接触层(21)连续布置在栅极电极层(5，94)的、面向第一主电极(3，921)的一侧。
功率半导体器件用于制造方法

[发明专利]沟槽型碳化硅二极管器件结构及其制作方法-CN202310875624.7在审
发明人：陈显平;钱靖 -专利权人：深圳平创半导体有限公司;重庆平创半导体研究院有限责任公司
申请日： 2023-07-18 - 公布日： 2023-08-15 - 主分类号： H01L29/16 文献下载
摘要：本发明提供一种沟槽型碳化硅二极管器件结构，自下向上包括：阴极、第一欧姆接触层、N+碳化硅衬底、N‑漂移层、P型阻挡区、沟槽结构、绝缘介质层、导电材料层、P型基区、多个N型注入区、第二欧姆接触层和阳极。多个N型注入区间隔设置在P型基区内，且N型注入区厚度小于P型基区厚度。每个沟槽结构位于两个N型注入区之间，且所述沟槽结构贯穿P型基区并延伸至N‑漂移层，所述绝缘介质层位于沟槽结构的底面和侧壁，所述导电材料层填充在沟槽结构的内部空间。本发明还提供上述沟槽型碳化硅二极管器件结构的制作方法。本发明的沟槽型碳化硅二极管器件结构反向截止时的漏电流小、电流密度高、正向浪涌能力好、比导通电阻小，功率密度高。
沟槽碳化硅二极管器件结构及其制作方法

[发明专利]一种新型Si-SiC异质结隧穿MOSFET器件及其集成器件-CN202210088057.6有效
发明人：孔谋夫;黄柯;高佳成;胡泽伟;陈宗棋 -专利权人：电子科技大学
申请日： 2022-01-25 - 公布日： 2023-08-04 - 主分类号： H01L29/165 文献下载
摘要：本发明属于半导体器件技术领域，提供一种新型Si‑SiC异质结隧穿MOSFET器件及其集成器件，用以克服传统硅基MOSFET的二级效应。本发明采用N型硅半导体区与P型碳化硅半导体区、或者N型碳化硅半导体区与P型硅半导体区之间形成的Si‑SiC异质结结构，器件有效沟道为Si‑SiC异质结的结面，即有效沟道长为无限短，则不存在沟道长度调制效应，有效消除二级效应，进而克服SiC中反型层迁中电子移率低的问题；同时，本发明器件结构能够实现在同一衬底上NMOS与PMOS的隔离，进而实现反相器等结构，在SiC集成电路及SiC功率集成电路领域具有广阔的应用前景。
一种新型 si sic 异质结隧穿 mosfet 器件及其集成

[发明专利]具有非对称阈值电压的垂直传输CMOS晶体管-CN202180077867.5在审
发明人：安藤崇志;李忠贤;张婧芸;A·雷兹尼采克 -专利权人：国际商业机器公司
申请日： 2021-10-25 - 公布日： 2023-08-01 - 主分类号： H01L29/165 文献下载
摘要：提供了一种用于沿着垂直传输场效应晶体管(VTFET)的沟道触发不对称阈值电压的半导体结构。该半导体结构包括：第一组鳍状物，包括SiGe层和形成在SiGe层上的第一材料层；第二组鳍状物，包括SiGe层和形成在SiGe层上的第二材料层；第一高κ金属栅极，设置在第一组鳍状物上方；以及第二高κ金属栅极，设置在第二组鳍状物上方。在第一组和第二组鳍状物的底部处限定的区域中，沿着VTFET的沟道存在非对称阈值电压，并且第二材料层的Ge含量高于SiGe层的Ge含量。
具有对称阈值电压垂直传输 cmos 晶体管

[发明专利]垂直半导体结构元件以及用于制造其的方法-CN202180077334.7在审
发明人： A·马丁内斯-利米亚;D·克雷布斯;W·法伊勒;S·施魏格尔 -专利权人：罗伯特·博世有限公司
申请日： 2021-11-17 - 公布日： 2023-07-18 - 主分类号： H01L29/16 文献下载
摘要：一种垂直半导体结构元件(200)具有：具有第一导电性类型的漂移区域(21)；在所述漂移区域(21)上面或在所述漂移区域上方的沟槽结构；屏蔽结构(23)，所述屏蔽结构横向地在所述沟槽结构的至少一个侧壁旁边布置在所述漂移区域(21)上面或在所述漂移区域上方，其中，所述屏蔽结构(23)具有与所述第一导电性类型不同的第二导电性类型，其中，所述屏蔽结构(23)具有屏蔽结构‑沟槽结构(23.3)的至少一部分，使得所述屏蔽结构(23)至少具有第一区域(23.1)和第二区域(23.2)，所述第一区域具有第一厚度，所述第二区域具有小于所述第一厚度的第二厚度；以及在所述漂移区域(21)上面或在所述漂移区域上方的边缘终止结构(215)，其中，所述边缘终止结构具有所述第二导电性类型，其中，所述屏蔽结构(23)具有第一掺杂程度，并且所述边缘终止结构(215)具有与所述第一掺杂程度不同的第二掺杂程度；其中，所述边缘终止结构(215)至少在所述屏蔽结构(23)的所述第二区域(23.2)中布置在所述漂移区域(21)和所述屏蔽结构(23)之间。
垂直半导体结构元件以及用于制造方法

[发明专利]包括拉伸应变和压缩应变的鳍片部分的鳍片堆叠-CN202180076382.4在审
发明人：程慷果;J·弗鲁吉尔;谢瑞龙;朴灿鲁 -专利权人：国际商业机器公司
申请日： 2021-11-08 - 公布日： 2023-07-14 - 主分类号： H01L29/161 文献下载
摘要：提供了一种鳍式单片半导体结构、其制造方法和半导体器件。该鳍式单片半导体结构包括衬底层(21)，相对于衬底层垂直延伸的鳍片结构，该鳍片结构包括垂直堆叠的层，其包括具有第一应变类型的底部半导体鳍区(34)，具有第二应变类型的顶部层半导体鳍区(26”)，以及在顶部半导体鳍片区(26”)和底部半导体鳍片区之间且将其电隔离的介电层(36A)，其中第一应变类型与第二应变类型不同。制造结构的方法包括在电介质层(22)内形成至少一个沟槽(24)并向下延伸至衬底层(21)，在至少一个沟槽(24)内并与衬底层(21)相邻地外延形成底部半导体基础区，其中外延形成底部半导体基础区进一步包括通过纵横比俘获在底部半导体基区内的缺陷，在底部半导体基底区上的至少一个沟槽(24)内外延形成第一半导体鳍片区(34)，该第一半导体鳍片区(34)具有第一应变类型，以及在第一半导体鳍片区域(34)上方的至少一个沟槽(24)内外延形成第二半导体鳍片区域(26”)，该第二半导体鳍片区域(26')具有第二应变类型，其中该第一应变类型与该第二应变类型不同。包括鳍式单片半导体结构的半导体器件在相同鳍的电隔离部分具有不同的应变特性。
包括拉伸应变压缩部分堆叠

[发明专利]一种可调零电位差半金属晶体管及其制作方法-CN202310224328.0在审
发明人：林繁荣;刘衍朋;郭万林;曹水艳;聂需辰;张伟 -专利权人：南京航空航天大学
申请日： 2023-03-09 - 公布日： 2023-07-07 - 主分类号： H01L29/16 文献下载
摘要：本发明公开了一种可调零电位差半金属晶体管及其制作方法，属于集成电路领域，得到一种高载流子迁移率和高开关电压比的半金属晶体管，能够实现在不同温度环境下，用极低的工作电流驱动工作，达到低功耗的目标；采用半金属材料石墨烯制作成半金属晶体管，通过调控石墨烯的空间结构，来改变半金属晶体管中电流的空间分布，用极低的工作驱动电流（100 nA），实现半金属晶体管器件的端口电位差从零微伏到百微伏的电位差信号变化，其室温开关电压比可以达到103且保持8000 cm‑2/V s的高电子迁移率。
一种可调电位差金属晶体管及其制作方法

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