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[发明专利]具有写辅助电路的SRAM读优选位单元-CN201380040575.X有效
发明人： S-O·郑;Y·杨;B·杨;C·F·耶普 -专利权人：高通股份有限公司;延世大学校产学协力团
申请日： 2013-07-31 - 公布日： 2018-02-02 - 主分类号： G11C11/412 文献下载
摘要：用于静态存储器单元的方法和装置。一种静态存储器单元可包括包含第一背栅节点的第一传输门晶体管和包含第二背栅节点的第二传输门晶体管。该静态存储器单元可包括包含第三背栅节点的第一下拉晶体管以及包含第四背栅节点的第二下拉晶体管。该第一下拉晶体管的源节点、该第二下拉晶体管的源节点、以及该第一、第二、第三和第四背栅节点被彼此电耦合以形成公共节点。
具有辅助电路 sram 优选单元

[发明专利]具有读优选单元结构、写驱动器的静态随机存取存储器(SRAM)、相关系统和方法-CN201480005383.X有效
发明人： S-O·郑;Y·杨;B·杨;Z·王;C·F·耶普 -专利权人：高通股份有限公司
申请日： 2014-01-22 - 公布日： 2018-01-23 - 主分类号： G11C11/412 文献下载
摘要：公开了具有读优选单元结构和写驱动器的静态随机存取存储器(SRAM)。在一个实施例中，该SRAM具有六晶体管位单元。读优选位单元是通过提供两个反相器来实现的，这两个反相器各自具有上拉晶体管、下拉晶体管和传输门晶体管。每个上拉晶体管与反馈环相关联。该反馈环改进了随机静态噪声容限。每个晶体管具有宽度和长度。传输门晶体管的长度被增大。各下拉晶体管的宽度彼此相等并且还等于传输门晶体管的宽度。传输门和各下拉晶体管的宽度也可相对于先前设计而增大。还可使用写辅助电路来改进性能。
具有优选单元结构驱动器静态随机存取存储器 sram 相关系统方法

[实用新型]存储元件-CN201720260163.2有效
发明人： F·阿布泽德;G·加西奥特 -专利权人：意法半导体（克洛尔2）公司
申请日： 2017-03-16 - 公布日： 2017-11-28 - 主分类号： G11C11/412 文献下载
摘要：一种存储元件，包括在两个节点之间首尾耦合的两个CMOS反相器；以及连接在所述节点之间作为电容器的一个MOS晶体管。
存储元件

[发明专利]SRAM单元-CN201480007884.1有效
发明人： A·皮克林 -专利权人：苏尔格有限公司
申请日： 2014-02-06 - 公布日： 2017-08-08 - 主分类号： G11C11/412 文献下载
摘要：提供了一种存储器单位，其包括多个存储器单元组，每个存储器单元组包括多个存储器单元，每个存储器单元通过相应的第一和第二访问晶体管可操作地连接至第一本地位线和第二本地位线，每个存储器单元与被配置为控制存储器单元的第一和第二访问晶体管的字线相关联。每个存储器单元组的第一和第二本地位线通过相应的第一和第二组访问开关可操作地连接至相应的第一和第二列位线，第一组访问开关被配置为由第二列位线控制，第二组访问开关被配置为由第一列位线控制。
sram 单元

[发明专利]易失性/非易失性SRAM器件-CN201580067948.1在审
发明人：陈晓楠;Z·王;X·李 -专利权人：高通股份有限公司
申请日： 2015-12-02 - 公布日： 2017-08-01 - 主分类号： G11C11/412 文献下载
摘要：一种操作静态随机存取存储器(SRAM)存储元件的方法包括在掉电事件之前将一值编程到该SRAM存储元件。该方法进一步包括响应于在掉电事件之后在SRAM存储元件处的上电事件，增加SRAM存储元件的电源电压并感测SRAM存储元件的状态，以确定在掉电事件之前被编程到SRAM存储元件的值。在一特定示例中，一种装置包括SRAM存储元件以及耦合到该SRAM存储元件的控制电路系统。该控制电路系统可被配置成将值编程到SRAM存储元件，增加电源电压，并感测SRAM存储元件的状态以确定在掉电事件之前被编程到SRAM存储元件的值。
易失性非易失性 sram 器件

[发明专利]半导体装置-CN201611092196.7在审
发明人：藤原英弘;陈炎辉;廖宏仁 -专利权人：台湾积体电路制造股份有限公司
申请日： 2016-11-30 - 公布日： 2017-06-23 - 主分类号： G11C11/412 文献下载
摘要：本发明实施例提供一种半导体装置。在一些实施例中，一种半导体装置包含SRAM单元、仿真器及抑制装置。由字线启用的所述SRAM单元包含由第一PMOS晶体管及第一NMOS晶体管形成的第一反相器且在所述第一反相器的输出处存储第一数据。所述仿真器经配置以仿真按照所述PMOS晶体管在驱动强度方面弱于所述第一NMOS晶体管的条件操作的所述第一反相器。所述抑制装置经配置以响应于所述仿真器的输出处的电压而选择性地抑制所述字线的电压电平。
半导体装置

[发明专利]一种SRAM单元-CN201410009467.2有效
发明人：卢玲;张华 -专利权人：中国人民武装警察部队工程大学
申请日： 2014-01-08 - 公布日： 2017-06-13 - 主分类号： G11C11/412 文献下载
摘要：本发明公开了一种SRAM单元，包括第一PMOS管Mp1、第二PMOS管Mp2、第四PMOS管Mp4，第一NMOS管Mn1、第二NMOS管Mn2、第三NMOS管Mn3、第四NMOS管Mn4，还包括偏置电压产生单元；所述偏置电压产生单元通过第三PMOS管Mp3产生一个偏置电压Vb,此偏置电压会加在SRAM单元的每一个控制晶体管上，从而实现限流的目的。本发明降低了组成SRAM的PMOS上的偏置电压，使得PMOS管处于背栅和正偏置状态，从而增大了PMOS上的漏电流，使得SRAM读取状态的稳定性得到比较明显的提高。
一种 sram 单元

[发明专利]具有多字线设计的存储器-CN201480046220.6有效
发明人： C·古拉蒂;R·K·辛哈;R·查巴;S·S·尹 -专利权人：高通股份有限公司
申请日： 2014-08-21 - 公布日： 2017-06-06 - 主分类号： G11C11/412 文献下载
摘要：公开了用于具有多读字线设计的存储器的各种装置和方法。存储器可包括被安排在行中的多个位单元、连接到该多个位单元的第一子集的第一读字线、以及连接到该多个位单元的第二子集的第二读字线，其中该第一和第二子集位于相同的位单元行中。该方法可包括在第一读操作期间断言连接到安排在位单元行中的多个位单元的第一子集的第一读字线，以及在第二读操作期间断言连接到该多个位单元的第二子集的第二读字线，其中该第一和第二子集位于相同的位单元行中。
具有多字设计存储器

[发明专利]经改善低电压写入速度位单元-CN201380005949.4有效
发明人：乔舒亚·L·帕克特;马尼什·加尔吉;哈里什·尚卡尔 -专利权人：高通股份有限公司
申请日： 2013-01-23 - 公布日： 2017-05-03 - 主分类号： G11C11/412 文献下载
摘要：在低功率CPU中，用以降低功率的最佳方式为降低供应电压。大部分低电压存储器阵列使用8T单元(450)，所述8T单元(450)具有读取稳定性抗扰性以便在低电压下操作。本发明的实施例确定写入字线(WWL410)何时上升。如果所述确定(标头pFET430)展示所述WWL已上升，那么多个p沟道场效应晶体管(pFET432、434)中的至少一者与电压供应断开，且多个n沟道场效应晶体管nFET通过门晶体管(440、442)中的至少一者断开。
改善电压写入速度单元

[发明专利]一种抗单节点SEU加固的新型SRAM单元-CN201610841737.5在审
发明人：王海滨;朱筝;惠志坚;秦涛;葛惟唯;唐鸿辉;戴茜茜;陶宇;刘小峰 -专利权人：河海大学常州校区
申请日： 2016-09-22 - 公布日： 2017-02-01 - 主分类号： G11C11/412 文献下载
摘要：本发明公开了一种抗单节点SEU加固的新型SRAM单元，其特征在于，包括新型存储单元、SRAM读写电路(1)、SRAM读写电路(2)，所述新型存储单元包括第一支路、第二支路、第三支路、第四支路，所述第一支路的输出端与所述第二/四支路的输入端相连接，所述第二支路的输出端与所述第一/三支路的输入端相连接，所述第三支路的输出端与所述第二/四支路的输入端相连接，所述第四支路的输出端与所述第一/三支路的输入端相连接，所述新型存储单元还包括节点A、节点B、节点C、节点D。本发明的电路中通过晶体管冗余来增加抗SEU加固的强度，当其中任一存储节点发生0至1和1至0的翻转，该结构都会具有正确的逻辑输出。
一种节点 seu 加固新型 sram 单元

[发明专利]跟踪机制-CN201610192267.4在审
发明人：王兵;许国原 -专利权人：台湾积体电路制造股份有限公司
申请日： 2016-03-30 - 公布日： 2016-10-26 - 主分类号： G11C11/412 文献下载
摘要：本发明的实施例提供了一种存储器宏中的跟踪电路，包括数据线、与数据线电耦合的跟踪单元、逻辑门、反馈晶体管和多个拉动器件。逻辑门具有输入端子和输出端子。逻辑门的输入端子与数据线电耦合。反馈晶体管具有第一端子、第二端子和栅极端子。反馈晶体管的第一端子与数据线电耦合，并且反馈晶体管的栅极端子与逻辑门的输出端子电耦合。多个拉动器件配置为将反馈晶体管的第二端子拉向第一电压。本发明的实施例还涉及一种跟踪机制。
跟踪机制

[实用新型]一种低功耗的静态随机存储器-CN201620468006.6有效
发明人：熊保玉 -专利权人：西安紫光国芯半导体有限公司
申请日： 2016-05-20 - 公布日： 2016-10-12 - 主分类号： G11C11/412 文献下载
摘要：本实用新型涉及一种低功耗的静态随机存储器，包括存储阵列、字线译码与驱动器、位线预充电与均衡器、写驱动器、写控制电路以及灵敏放大器，写控制电路产生位线预充电信号PRE、位线均衡信号EQ和写使能信号WE，位线预充电与均衡器包括NMOS晶体管N0、NMOS晶体管N1和NMOS晶体管N2，位线预充电信号PRE连接NMOS晶体管N0和NMOS晶体管N1的栅端，位线均衡信号EQ连接NMOS晶体管N2的栅端，NMOS晶体管N0的源端和NMOS晶体管N1的源端均连接位线预充电电源；写使能信号WE连接写驱动器。本实用新型解决了现有的静态随机存储器写操作能耗高的技术问题，本实用新型每一次写操作所消耗的位线翻转功耗为0.5·CBL·VCC²，相比传统的技术的CBL·VCC²，减少了50％。
一种功耗静态随机存储器

[发明专利]在数据存取之前对静态随机存取存储器(SRAM)中的位线进行预充电以减少泄漏功率，以及相关系统和方法-CN201480025216.1在审
发明人：柴家明;葛绍平;史蒂芬·爱德华·莱尔斯;库娜尔·加尔 -专利权人：高通股份有限公司
申请日： 2014-05-02 - 公布日： 2015-12-23 - 主分类号： G11C11/412 文献下载
摘要：本文所揭示的实施例包含用于在数据存取之前对静态随机存取存储器SRAM中的位线进行预充电以减少泄漏功率的方法和设备。存储器存取逻辑电路在所述SRAM的SRAM数据阵列的第一数据存取路径中接收包括待存取数据条目地址的存储器存取请求。所述SRAM还包含预充电电路，其提供于在所述第一数据存取路径外部的第二数据存取路径中。所述预充电电路经配置以作为所述存储器存取请求的部分启用所述SRAM数据阵列的预充电以避免在空闲周期期间对所述SRAM数据阵列中的位线进行预充电从而减少泄漏功率。所述预充电电路可在数据存取之前启用所述SRAM数据阵列的预充电以使得所述预充电电路不对所述第一数据存取路径增加等待时间。
数据存取之前静态随机存取存储器 sram 中的进行充电减少泄漏功率以及相关

[发明专利]存储器电路与其导电层的布线-CN201510442737.3在审
发明人：廖忠志 -专利权人：台湾积体电路制造股份有限公司
申请日： 2010-01-15 - 公布日： 2015-11-25 - 主分类号： G11C11/412 文献下载
摘要：本发明提供一种存储器电路，包括至少一个存储器单元，用于存储数据，该存储器单元耦接字元线、位元线、反位元线、第一电压线以及第二电压线；以及第一导电层、第二导电层以及第三导电层，排列在不同层并且布线为定义所述字元线、所述位元线、所述反位元线、所述第一电压线以及所述第二电压线；其中所述第二导电层电耦接所述第一导电层；所述第三导电层电耦接所述第二导电层；以及所述第三导电层布线为所述字元线并且未包括该存储器单元内的所述位元线、所述反位元线、所述第一电压线以及所述第二电压线。本发明具有布线合理及其所带来的字元线电阻降低、RC时间延迟缩短等优点。
存储器电路与其导电布线

[发明专利]低功率SRAM单元-CN201380061632.2在审
发明人： A·皮克林 -专利权人：苏尔格有限公司
申请日： 2013-11-15 - 公布日： 2015-09-02 - 主分类号： G11C11/412 文献下载
摘要：本发明提供一种存储器单位(4)，包括：存储元件(6)，包括一对背靠背反相器(12a,12b和14a,14b)，其分别具有第一和第二存储访问节点(24,26)；第一和第二电压线(VSS,VDD 16a,16b)，所述一对背靠背反相器(12a,12b和14a,14b)跨越第一和第二电压线(VSS,VDD 16a,16b)连接；第一访问控制晶体管(18a)，连接至第一存储节点(24)；第二访问控制晶体管(18b)，连接至第二存储节点(26)；写入字线(22)，连接至第一访问控制晶体管(18a)上的栅极(18g1)和第二访问控制晶体管(18b)上的栅极(18g2)；第一位线(28)，可操作地连接以用于控制所述节点(24)；第二位线(30)，可操作地连接以用于控制所述节点(26)；其中，提供第一和第二位线(28,30)之间的数据依赖导电路径(46)。
功率 sram 单元