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[发明专利]一种支持EDA软件的自动化测试并记录的方法及系统-CN202010130642.9在审
发明人：夏燕;冯苏红 -专利权人：中科亿海微电子科技（苏州）有限公司
申请日： 2020-02-28 - 公布日： 2020-07-17 - 主分类号： G06F30/34 文献下载
摘要：一种支持EDA软件的自动化测试并记录的方法及系统，能够尽早并且充分的进行测试，最大限度的找出软件中存在的问题，大大提高了软件的测试效率，节约了测试时间，能够清晰的看到执行每个情况的结果以及错误原因，对于每个软件版本的冒烟测试有着极高的效率。方法包括：(1)进行自动化设计；(2)进行系统全流程的验证设计；(3)EDA模块级自动化验证；(4)后台校验与自动化整合验证。
一种支持 eda 软件自动化测试记录方法系统

[发明专利]一种针对FPGA可动态扩展的软件布线结构建模方法和装置-CN202010176545.3在审
发明人：王鑫楠;刘洋 -专利权人：中科亿海微电子科技（苏州）有限公司
申请日： 2020-03-13 - 公布日： 2020-07-14 - 主分类号： G06F30/34 文献下载
摘要：一种针对FPGA可动态扩展的软件布线结构建模方法和装置，其有效地解决了当FPGA器件规模扩大时其结构信息占用软件内存过大的问题，同时省去了依据排布信息“拼接”产生FPGA整体布线资源图的时间，提高了结构建模的性能。方法包括：(1)建立FPGA系列Series信息；(2)建立FPGA器件Device信息。
一种针对 fpga 动态扩展软件布线结构建模方法装置

[发明专利]一种生成解析verilog电路网表编译器的系统及方法-CN202010148192.6在审
发明人：李海军;涂开辉 -专利权人：中科亿海微电子科技（苏州）有限公司
申请日： 2020-03-05 - 公布日： 2020-07-10 - 主分类号： G06F30/343 文献下载
摘要：一种生成解析verilog电路网表编译器的系统及方法，其可以大大减少编写编译器的工作量，同时可以有针对性地优化解析过程，提高解析效率，生成过程简单，工作量小，逻辑结构清晰，可扩展性强，便于后续布局布线等工作的开展。系统包括：Lex翻译器、Yacc编译器、C编译器；Lex翻译器，其配置来将Lex源程序解析为用C编写的词法分析器文件；Yacc编译器，其配置来将文法说明文件解析为用C编写的语法分析器文件；C编译器，其配置来将用C编写的词法分析器文件和用C编写的语法分析器文件生成解析verilog文法编译器。
一种生成解析 verilog 路网编译器系统方法

[发明专利]一种基于FPGA动态重配置的波形组件加载实现方法-CN202010142600.7在审
发明人：袁海璐;郭岚;宋涛;时志杰;吴二龙;许生 -专利权人：上海介方信息技术有限公司
申请日： 2020-03-04 - 公布日： 2020-07-10 - 主分类号： G06F30/34 文献下载
摘要：本发明涉及一种基于FPGA动态重配置的波形组件加载实现方法，包括以下步骤：S1、将FPGA整体资源划分为静态分区和动态分区，确定上述静态分区和动态分区的资源数量和面积；S2、设计静态分区，实现用于为动态分区提供输入输出接口、实现底层硬件接口抽象与封装的硬件抽象层，以及用于接收波形组件重配置文件、并加载所述波形组件重配置文件到动态分区中指定可重配置模块的动态分区加载代理模块；S3、设计动态分区，实现用于动态加载波形组件的若干可重配置模块；S4、综合、实现上述静态分区和动态分区，输出FPGA上电即运行的静态分区镜像文件和动态分区约束文件。有益效果是波形加载、切换耗时短、方便设计人员分工配合。
一种基于 fpga 动态配置波形组件加载实现方法

[发明专利]一种高带宽下提高DDR RAM接口带宽的FPGA实现方法-CN201710330941.5有效
发明人：马彬 -专利权人：成都欧飞凌通讯技术有限公司
申请日： 2017-05-11 - 公布日： 2020-07-10 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种高带宽下提高DDR RAM接口带宽的FPGA实现方法，包括以下步骤：1）计算并行级联的DDR RAM数量；2）采用FPGA设计mController，包括：2.1）生成刷新ZQ模块，用于多个DDR RAM周期刷新和ZQ同步；2.2）生成写命令模块，生成DDR RAM写命令，用于对并行级联的DDR RAM写地址统一管理；2.3）生成读命令模块，生成DDR RAM读命令，用于对并行级联DDR RAM的读地址统一管理；2.4）读同步判断模块，用来同步对齐DDR RAM返回的数据组合成新数据输出。采用mController将拆分后的数据写入并行级联的外部存储器，控制数据的同步写入和同步读出，并将数据整合成新的数据输出，提高了高带宽下DDR RAM的接口带宽，大于单个DDR RAM位宽的输入数据也能够被DDR RAM缓存，建立了高速的数据传输通道。
一种带宽提高 ddr ram 接口 fpga 实现方法

[发明专利]一种逻辑异或门电路及逻辑异或门电路设计方法-CN202010193572.1在审
发明人：王珣;朱虎;李忠伟;崔学荣 -专利权人：中国石油大学（华东）
申请日： 2016-07-04 - 公布日： 2020-07-03 - 主分类号： G06F30/343 文献下载
摘要：本发明提出了一种逻辑异或门电路及逻辑异或门电路设计方法，基于脉冲累加信息编码方式，使用统一神经计算单元，辅以1类信息过滤单元，通过神经计算单元和信息过滤单元的级联实现了逻辑异或门的计算过程。本发明基于脉冲神经膜系统和匀质神经细胞的逻辑异或门设计方法，将构造逻辑异或门使用的神经计算单元种类降至最少的1种，这有助于利用统一的神经计算单元实现神经电路；利用神经元的级联，实现信息的传递和并行处理，最终实现执行逻辑计算的功能，具有分布式并行的计算特性，可以为神经电路的实现提供可行的计算模型。
一种逻辑门电路设计方法

[发明专利]可编程逻辑器件布局方法及装置-CN201611103547.X有效
发明人：谭宇泉;张敏 -专利权人：深圳市紫光同创电子有限公司
申请日： 2016-12-05 - 公布日： 2020-06-30 - 主分类号： G06F30/34 文献下载
摘要：本发明提供一种可编程逻辑器件布局方法及装置，通过筛选出合理部署区域小于预设面积阈值的第一逻辑单元，并在对其他逻辑单元进行部署以前，先根据预先创建的部署指示对第一逻辑单元进行部署设置。基于部署指示的指示，保证尽量将第一逻辑单元设置到其自身的合理部署区域内，然后才对其他逻辑单元进行部署。在确保第一逻辑相对其他逻辑单元的有限合理部署区域不被其他逻辑单元占用的基础上，保障第一逻辑单元被设置到自身的合理部署区域，提升对第一逻辑单元布局的合理性和整体布局的正确性。降低了布局后对可编程逻辑器件上逻辑单元进行大范围挪动修改的风险，提升了可编程逻辑器件布局的效率和性能。
可编程逻辑器件布局方法装置

[发明专利]可编程逻辑器件配置方法及设备-CN201611068221.8有效
发明人：姜振宇;刘锐锐 -专利权人：深圳市紫光同创电子有限公司
申请日： 2016-11-28 - 公布日： 2020-06-30 - 主分类号： G06F30/343 文献下载
摘要：本发明实施例公开了一种可编程逻辑器件配置方法及设备，通过生成包含器件模型和算子模型的PLD模型文件以及PLD实现设计文件；将PLD实现设计文件中的目标功能模块以及连接关系映射到所述PLD模型文件中器件模型的顶层上，并对所述顶层上对应的格点元件进行配置；遍历提取所述顶层上各格点元件的配置参数生成配置文件；并将所述配置文件写入所述待配置PLD。能够实现对PLD的精确配置过程，有利于设计人员对PLD的开发与测试。由于本发明可以对构成PLD的基本元件进行配置，因此可以实现PLD芯片的资源利用达到最大化，同时，能够灵活设置格点元件的内部结构以及各格点元件之间的连接关系，有效解决对关键路径的精确控制问题。
可编程逻辑器件配置方法设备

[发明专利]一种高性能时钟信号驱动寄存器的布局方法-CN201511018854.3有效
发明人：蒋中华;黄攀 -专利权人：京微雅格（北京）科技有限公司
申请日： 2015-12-29 - 公布日： 2020-06-30 - 主分类号： G06F30/347 文献下载
摘要：本发明涉及一种高性能时钟信号驱动寄存器的布局方法,该方法包括以下步骤：通过遍历网表文件，获得所述网表中各个高性能时钟信号器件的布局位置；根据所述各个高性能时钟信号器件的布局位置，确定所述各个高性能时钟信号器件能够驱动的寄存器的布局区域。本发明通过将高性能时钟信号器件能驱动的寄存器放置在该高性能时钟信号器件所在的时钟区域，有效减少高性能时钟信号器件和寄存器的互连线长度，从而减少时延，有助于提升芯片设计的整体性能。
一种性能时钟信号驱动寄存器布局方法

[发明专利]一种基于动态可重构技术实现PUF的系统及方法-CN202010051513.0在审
发明人：陈云鹏;崔益军;韦子韦;刘伟强;王成华;黎江;张虎;张子谦;徐睿;马锋;陈梦娴;蔡怡挺;朱犇;王佑 -专利权人：南京航空航天大学;南瑞集团有限公司;南京南瑞信息通信科技有限公司;国网浙江省电力有限公司;国网浙江省电力有限公司温州供电公司;国家电网有限公司
申请日： 2020-01-16 - 公布日： 2020-06-16 - 主分类号： G06F30/34 文献下载
摘要：本发明提出一种基于动态可重构技术实现PUF的系统及方法，本发明通过FPGA实现PUF结构，利用FPGA动态可重构技术，让FPGA在运行期间部分的被重新配置，而不中断其余部分的工作。本发明将CRO区域作为重构区域，同时保持其他部分的功能不变，可以部分地更换CRO区域中的RO结构，以此改变电路的延迟特性。本发明可以在增加产生的激励响应对数量的同时减少硬件资源消耗，并且还能提高建模攻击的难度。
一种基于动态可重构技术实现 puf 系统方法

[发明专利]集成电路设计的增量寄存器重定时-CN201610800831.6有效
发明人： N·辛纳杜莱;G·R·邱 -专利权人：阿尔特拉公司
申请日： 2016-09-01 - 公布日： 2020-06-16 - 主分类号： G06F30/34 文献下载
摘要：本发明涉及集成电路设计的增量寄存器重定时。第一电路设计描述可以具有寄存器和组合门。电路设计计算设备可以对第一电路设计描述执行寄存器重定时，由此在第一电路设计实现过程中跨组合门移动寄存器。第一电路设计的工程变更指令(ECO)可以引起第二电路设计。可以将第一与第二电路设计之间的差异限制到变化区域。电路设计计算设备可以在第二电路设计实现过程中保存来自第一电路设计实现的结果以及这些结果的重复使用部分。例如，电路设计计算设备可以针对第二电路设计的、在变化区域之外的部分保存来自第一电路设计实现的寄存器重定时方案，并增量地创建允许在第二电路设计实现过程中增量地解决寄存器重定时问题的图。
集成电路设计增量寄存器重定时

[发明专利]一种基于增强学习的FPGA互联资源配置生成方法-CN201710091899.6有效
发明人：阮爱武;赵一帆;许世阳 -专利权人：电子科技大学
申请日： 2017-02-21 - 公布日： 2020-06-16 - 主分类号： G06F30/34 文献下载
摘要：本发明属于FPGA技术领域，提供一种基于增强学习的FPGA互联资源配置生成方法；首先建立基于增强学习的FPGA的互联资源模型，初始化状态转移矩阵和回报函数；再将状态转移矩阵和回报函数联合，根据互联资源模型，采用增强学习训练方法训练出策略；然后再设置布线起始状态点，根据策略完成配置走线，并根据配置走线更新状态转移矩阵；最后重复更新状态转移矩阵直到覆盖率收敛，汇总所有配置走线，转化为配置代码，最终输出互联资源配置。本发明采用增强学习理论，在互联资源测试覆盖率达到100％的前提下，有效减少测试配置次数，实现FPGA包括Global和Local互联资源的自动配置，且测试效率高、适用性好。
一种基于增强学习 fpga 资源配置生成方法

[发明专利]一种基于多FPGA的有源配电网实时仿真器同步机制设计方法-CN201710097019.6有效
发明人：王成山;王智颖;李鹏;赵金利;宋关羽 -专利权人：天津大学
申请日： 2017-02-22 - 公布日： 2020-06-09 - 主分类号： G06F30/34 文献下载
摘要：一种基于多FPGA的有源配电网实时仿真器同步机制设计方法：在有源配电网实时仿真器上位机中，将待仿真的有源配电系统分为若干子系统，将子系统相关信息下载到对应FPGA中；在FPGA中选择一个主FPGA，其余为从FPGA；设置仿真时刻并启动仿真；仿真时间向前推进一个步长；在主FPGA中生成一个脉冲信号并延迟N个时钟周期，第一计数器计数值加1；从FPGA将控制信号从数据流中提取出来，形成脉冲信号，同时从FPGA将接收到的控制字返回主FPGA，主FPGA接收并校核从FPGA发送的控制字正确，第二计数器计数值加1；主FPGA与从FPGA在自身仿真开始信号的驱动下，完成步长的仿真计算；对主FPGA与从FPGA进行仿真同步校验，对比第一计数器与第二计数器的计数结果。本发明保证仿真器中各FPGA在仿真时长内的同步运行。
一种基于 fpga 有源配电网实时仿真器同步机制设计方法

[发明专利]基于布尔可满足性的SRAM型FPGA软错误容错方法-CN202010133353.4在审
发明人：孙凌宇;冷明;冷子阳 -专利权人：冷明
申请日： 2020-03-01 - 公布日： 2020-06-05 - 主分类号： G06F30/343 文献下载
摘要：本发明涉及一种基于布尔可满足性的SRAM型FPGA软错误容错方法，针对SRAM型FPGA逻辑资源无关配置字、闲置配置字和布线资源互连配置字的特征，利用FPGA电路中存在的隐式冗余，通过对原电路重新进行逻辑综合，确保电路的等价逻辑转换的同时，力图采用最小的面积、功耗和性能的开销，减缓FPGA配置字软错误，降低软错误对FPGA系统功能的影响，进而增强FPGA芯片的容错能力、降低容错成本、提高FPGA器件的可靠性。
基于布尔满足 sram fpga 错误容错方法

[发明专利]一种高效FPGA技术映射方法-CN201510883669.4有效
发明人：段振华;杨凯强;黄伯虎;田聪;张南;王小兵 -专利权人：西安电子科技大学
申请日： 2015-12-04 - 公布日： 2020-05-22 - 主分类号： G06F30/343 文献下载
摘要：本发明公开了一种高效FPGA技术映射算法，将技术映射划分为逻辑优化与结构优化，逻辑优化部分采用AIG模型以及balance、rewrite以及refactor等技术对电路进行优化；结构优化部分采用DAG模型，分为划分产生、划分选择以及LUT映射三步，划分产生采用了动态规划的思想，快速为每一个节点产生所有k‑可行划分；划分选择基于一种迭代次数可以自适应改变的迭代启发式思想，通过多次向前遍历与向后遍历的迭代，最终选择出延时和面积同时被优化的划分集合，与此同时，本发明修正了节点面积流计算公式，提高了划分选择的随机性；LUT映射将划分选择产生的划分结合映射成为LUT网络。
一种高效 fpga 技术映射方法