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[发明专利]一种FPGA芯片、高速接口互联系统及实现互联的方法-CN201710552004.4有效
发明人：周玉龙 -专利权人：苏州浪潮智能科技有限公司
申请日： 2017-07-07 - 公布日： 2021-03-09 - 主分类号： G06F30/34 文献下载
摘要：本发明涉及一种FPGA芯片、高速接口互联系统及实现互联的方法，其特征在于，包括FPGA芯片，FPGA芯片包括高速接口和训练单元，所述高速接口包括高速接口模块，高速接口模块连接有发送模块和接收模块；训练单元包括数据选择模块，所述数据选择模块连接有训练模块和检测模块；数据选择模块连接有设计模块；数据选择模块与高速接口模块连接；所述FPGA芯片与至少另一个FPGA芯片的高速接口互联。本发明给出了高速接口的一种自动化互联机制，提高了高速口互联的成功率，减少了人工的参与，加快了调试进程，从而大大缩短了FPGA原型验证周期及芯片研发周期。
一种 fpga 芯片高速接口联系实现方法

[发明专利]动态检测FPGA芯片内压降的方法及FPGA芯片-CN202011297868.4有效
发明人：唐晓柯;周芝梅;冯晨;马超;郭小燕;郑海杰;万勇 -专利权人：北京智芯微电子科技有限公司;国家电网有限公司;国网山东省电力公司信息通信公司;国网思极紫光（青岛）微电子科技有限公司
申请日： 2020-11-19 - 公布日： 2021-03-09 - 主分类号： G06F30/343 文献下载
摘要：本发明提供一种动态检测FPGA芯片内压降的方法及FPGA芯片，属于芯片设计领域。所述方法包括：在FPGA芯片内部设置模数转换模块，通过所述模数转换模块将所述FPGA芯片的内部电路的输入电压转换为数字信号并输出；通过对FPGA芯片进行编程来配置FPGA芯片内的逻辑资源，以监控所述模数转换模块输出的数字信号的变化情况，根据所述模数转换模块输出的数字信号的变化情况确定所述FPGA芯片的内部电路的输入电压的压降。本发明通过在FPGA芯片中加入模数转换模块将内部电路的输入电压转换为数字信号，根据数字信号的变化情况确定内部电路的电源压降，实现对FPGA芯片内部电源设计薄弱的区域或动态功耗较大的模块的电源压降的检测，以防止FPGA芯片因局部电源压降过大发生异常。
动态检测 fpga 芯片内压降方法

[发明专利]可编程集成电路的分层局部重构-CN201980048365.2在审
发明人：余豪;R·孔;B·S·马丁;刘俊 -专利权人：赛灵思公司
申请日： 2019-07-19 - 公布日： 2021-03-02 - 主分类号： G06F30/343 文献下载
摘要：用于集成电路的分层局部重构包括：使用计算机硬件将电路设计的第一局部重构模块转换为(415)第一局部重构容器，其中电路设计被布局和布线；使用计算机硬件将第一网表加载(420)到第一局部重构容器中，其中第一网表包括第一多个局部重构模块，该第一多个局部重构模块最初是空的；并且使用计算机硬件在第一多个局部重构模块中的每个局部重构模块内包括(435)另一网表。使用计算机硬件，实现(440)第一局部重构容器，其中在第一局部重构容器内实现第一多个局部重构模块。
可编程集成电路分层局部

[发明专利]FPGA内部ALU电路-CN201710911563.X有效
发明人：苏国伦;侯伶俐;王志超;熊宣淋;张英;李正杰 -专利权人：成都华微电子科技有限公司
申请日： 2017-09-29 - 公布日： 2021-03-02 - 主分类号： G06F30/34 文献下载
摘要：FPGA内部ALU电路，涉及集成电路设计领域。本发明包括：M个加法单元和一个超前进位加法器，M为大于等于8的整数；每个加法单元包括三输入全加器、第一选择器、第二选择器和第三选择器，并以第二选择器和第三选择器的输出作为加法单元的输出；三输入全加器具有三个输入端和两个输出端：和值数据输出端、进位数据输出端；超前进位加法器的和值输出端接第四选择器的第一输入端，还通过反相器接第四选择器的第二输入端，第四选择器的输出端作为ALU电路的第三输出端；超前进位加法器还具有用于输出第一进位数据的第一输出端和用于输出第二进位数据的第二输出端。本发明实现了高效率小面积的DSP模块。
fpga 内部 alu 电路

[发明专利]可编程逻辑电路模块级仿真配码自动生成的方法及系统-CN201711223549.7有效
发明人：黄志洪;涂开辉;魏星;徐宇;毛宁;狄新凯;赵赫;尹韬;杨海钢 -专利权人：中科亿海微电子科技（苏州）有限公司
申请日： 2017-11-29 - 公布日： 2021-02-26 - 主分类号： G06F30/34 文献下载
摘要：本公开提供了一种可编程逻辑电路模块级仿真验证配码自动生成的方法，包括：对FPGA的底层电路结构进行解析，分别建立底层电路的配置寻址模型，并结合FPGA的各层次、各模块之间的信号连接关系和SRAM配置位信息，建立起各相应模块级配码模型；通过指定的需要进行仿真配码的路径，确定子模块级电路的输入端口和输出端口；通过确定的输入和输出端口，定位确定所需配通的路径，再根据模块级配码模型，找到所需配通的SRAM位，并通过约定好的输出格式输出SRAM配置码流。本公开能有效提高FPGA芯片本身仿真验证工作效率，可扩展性强，排错简易，能明显减小FPGA芯片本身的设计验证时间周期。
可编程逻辑电路模块仿真自动生成方法系统

[发明专利]统一的可编程计算存储器和配置网络-CN202010404431.X在审
发明人： R·C·卡马罗塔 -专利权人：赛灵思公司
申请日： 2020-05-13 - 公布日： 2021-02-23 - 主分类号： G06F30/343 文献下载
摘要：本公开的实施例涉及统一的可编程计算存储器和配置网络。示例总体上涉及具有统一的可编程计算存储器(PCM)和配置网络的可编程设备。在一个示例中，一种可编程设备包括管芯，该管芯包括具有PCM区块的PCM集成电路。PCM区块包括配置存储器(CM)和组合逻辑(CL)。CM能够存储经由PCM区块中的节点接收的配置数据。CL被配置为接收内部控制信号以及第一输入信号和第二输入信号并且输出结果信号。CL能够输出由响应于内部控制信号以及包括第一输入信号和第二输入信号的信号组中的信号的逻辑功能产生的结果信号。CL被配置为经由PCM区块中的节点接收第一输入信号。
统一可编程计算存储器配置网络

[发明专利]自动评测的在线FPGA实验平台及相关方法-CN202011405139.6在审
发明人：卢建良;陈翊辉 -专利权人：中国科学技术大学
申请日： 2020-12-03 - 公布日： 2021-02-19 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种自动评测的在线FPGA实验平台及相关方法，在FPGA在线实验平台上集成自动化评测打分的功能；学生用户在完成实验时，无需在本地个人电脑搭建开发环境；在完成设计后也不需要下载到FPGA开发板；由实验平台自动化评测系统自动完成烧写，测试，打分的工作。
自动评测在线 fpga 实验平台相关方法

[发明专利]混合使用多种FPGA芯片的在线FPGA实验平台及其应用方法-CN202011414511.X在审
发明人：卢建良;陈翊辉 -专利权人：中国科学技术大学
申请日： 2020-12-03 - 公布日： 2021-02-19 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种混合使用多种FPGA芯片的在线FPGA实验平台及其应用方法，由上述本发明提供的技术方案可以看出，可以混用多种FPGA芯片和开发板搭建在线FPGA实验平台，FPGA芯片的型号与输入输出连线可以不同。这样在搭建在线FPGA实验平台硬件系统时可以很大程度利用各种型号FPGA芯片，减少购置成本；对在线FPGA实验平台硬件系统升级时，可以方便扩展新型FPGA芯片。用户在使用时，无需详细了解各类FPGA芯片及开发板的接口管脚等差别也无需在本地安装FPGA开发环境和工具链软件，降低了使用门槛；由计算服务器完成对电路设计综合任务，相比个人电脑综合速度显著提升。
混合使用多种 fpga 芯片在线实验平台及其应用方法

[发明专利]基于SIOU的微总线型DSP电路架构-CN202011214929.6在审
发明人：邓永国 -专利权人：上海安路信息科技有限公司
申请日： 2020-11-03 - 公布日： 2021-02-19 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种基于SIOU的微总线型DSP电路架构，包括SIOU微总线和至少一个信号运算单元，SIOU微总线包括串行输入输出单元，至少一个信号运算单元挂接在SIOU微总线上。SIOU微总线的数据输入端用于输入数据信号，至少一个信号运算单元用于对输入的数据信号进行运算，SIOU微总线的数据输出端用于输出运算后的数据信号，SIOU微总线的控制输入端用于输入FPGA芯片传送的控制信号。相较于现有技术，本发明通过采用串行输入输出单元，可以以单列或多列、单行或多行、或行列组合形式在FPGA芯片架构中配置微总线型DSP电路，实现了挂载的信号运算单元功能可选以及信号运算单元数量可灵活挂载，电路结构灵活，适用于精度和速度及功耗要求较高的场景中。
基于 siou 线型 dsp 电路架构

[发明专利]用于FFT处理器芯片设计的新型改良蝶形单元算法结构-CN202011251828.6在审
发明人：于建;范浩阳;姚宇凤 -专利权人：河北民族师范学院
申请日： 2020-11-11 - 公布日： 2021-02-12 - 主分类号： G06F30/343 文献下载
摘要：本发明公开了用于FFT处理器芯片设计的新型改良蝶形单元算法结构，用于FFT处理器芯片设计的新型改良蝶形单元算法结构，包括模块旋转因子以及控制逻辑“r”，在原有蝶形单元构架基础上增加特定的模块旋转因子以及额外的控制逻辑“r”形成新型改良蝶形单元架构模型，在FFT处理器芯片的设计上采用流行的基‑2k算法和SDF流水线架构。本发明提供的用于FFT处理器芯片设计的新型改良蝶形单元算法结构，着眼点放在构成FFT处理器的基本单元蝶形单元的改良上，通过简化后续旋转因子的复杂度的方式降低FFT处理器的硬件开销与功耗，为新信息时代背景下低功耗、低硬件开销FFT处理器的设计提供了新思路，具有重要的理论意义和工程应用价值。
用于 fft 处理器芯片设计新型改良蝶形单元算法结构

[发明专利]一种在芯片仿真模型上进行软件调试的方法-CN202011242307.4在审
发明人：林广栋;周乐;陈金忠;耿锐;赵纪堂;刘谷;洪一 -专利权人：安徽芯纪元科技有限公司
申请日： 2020-11-09 - 公布日： 2021-02-05 - 主分类号： G06F30/343 文献下载
摘要：本发明提出一种在芯片仿真模型上进行软件调试的方法，在芯片仿真模型所在主机/服务器上对ICE软件的两个调试协议转换线程进行建模，其中一个线程用于接收调试主机的调试命令，另一个线程用于监测芯片状态；两个调试协议转换线程与芯片仿真模型以线程/进程间通信方式进行通信，与调试主机通过基于互联网络的调试通信协议进行通信，芯片仿真模型所在主机/服务器与调试主机通过互联网络进行通信。本发明通过对ICE软件的两个调试协议转换线程进行建模，实现芯片仿真模型与调试主机的通信连接，使得调试人员可以像调试真实芯片一样对芯片仿真模型进行软件调试，便于在执行结果错误时，查找出错点并修正。
一种芯片仿真模型进行软件调试方法

[发明专利]一种基于图卷积神经网络的逻辑设计切割方法及系统-CN202011393976.1在审
发明人：叶磊;李艳荣;周立兵;张军四 -专利权人：国微集团（深圳）有限公司
申请日： 2020-12-02 - 公布日： 2021-02-05 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种基于图卷积神经网络的逻辑设计切割方法及系统，所述方法包括：对待切割逻辑设计的网表进行解析，将其转化为由多个底层模块组成的连接图结构；采用经过训练得到的图卷积神经网络切割模型将所述图连接结构切割成多个逻辑设计，使得切割后的每个逻辑设计可被目标FPGA容纳。采用本发明的技术方案，可以自动将待切割逻辑设计切割成多个小的逻辑设计。
一种基于图卷神经网络逻辑设计切割方法系统

[发明专利]自动调整分割方案的方法、设备和存储介质-CN202011188632.7在审
发明人：唐飞;周磊;蔡晓艳 -专利权人：盛科网络（苏州）有限公司
申请日： 2020-10-30 - 公布日： 2021-02-05 - 主分类号： G06F30/343 文献下载
摘要：本发明揭示了一种自动调整分割方案的方法、设备和存储介质，所述方法包括：读取目标RTL设计代码的顶层，通过递归算法，解析出所述目标RTL设计的层次结构；获取初始分割方案；获取资源利用率超限列表；根据预定移动策略和层次结构，依次处理所述资源利用率超限列表中的每个超限资源，得到最终的分割方案。与现有技术相比，本发明的自动调整分割方案的方法，由于可以自动获取目标RTL设计的层次结构和每个Module的各种资源，因此能够对初始分割方案进行自动调整，得到满足条件的最终分割方案。所述方法能够减少人工的干预，高效地缩短分割任务的迭代周期，并且打破以Block为边界的分割限制，降低可被分割的层级，提高分割精度和灵活性，提高资源的利用率。
自动调整分割方案方法设备存储介质

[发明专利]一种100%无输出冲突的可靠性并联结构-CN202011214809.6在审
发明人：王萌;陈宣文;张锐;魏婷;董妍;李亚锋 -专利权人：中国航空工业集团公司西安航空计算技术研究所
申请日： 2020-11-03 - 公布日： 2021-02-02 - 主分类号： G06F30/343 文献下载
摘要：本申请提供一种100％无输出冲突的可靠性并联结构，所述并联结构包括计算机A、计算机B和伺服驱动；所述计算机A包括故障逻辑A电路、驱动A电路、指令计算A电路、控制量输出A电路、开关KA－A和开关KA－B；其中：指令计算A电路的输出端分别与控制量输出A电路和故障逻辑A电路连接，指令计算A电路的输入端与控制量输出A电路的输出端和指令计算B电路的输出端连接；控制量输出A电路的输出端还与开关KA－A的引脚2连接，开关KA－A的引脚1与开关KB－B的引脚3连接，开关KA－A的引脚3与开关KA－B的引脚2连接，开关KA－B的引脚1与开关KB－B的引脚3连接，KA－B的引脚3与伺服驱动连接；故障逻辑A电路通过驱动A电路分别与开关KA－A和开关KA－B连接。
一种 100 输出冲突可靠性并联结构

[发明专利]一种FPGA逻辑重加载电路-CN202011227311.3在审
发明人：朱志强;武健;王世奎;孙东旭;徐玉杰;武坚 -专利权人：中国航空工业集团公司西安航空计算技术研究所
申请日： 2020-11-05 - 公布日： 2021-02-02 - 主分类号： G06F30/343 文献下载
摘要：本发明公开一种FPGA逻辑重加载电路，包括：至少2片Flash，1片可编程逻辑电路，至少2片Flash挂接在可编程逻辑电路上互为备份，FPGA输出的片选信号CS在Flash与FPGA之间通过可编程逻辑电路进行耦合；FPGA逻辑重加载电路具有3种应用模式：逻辑加载模式、逻辑在线升级模式、逻辑离线升级模式；该电路通过CPLD中的控制逻辑实现FPGA逻辑加载状态判断和重加载功能，并可实现在线和离线状态下对指定Flash的逻辑升级功能。本发明实施例避免了传统FPGA逻辑存储及加载电路在出现Flash芯片故障或升级加载异常中断时无法正常完成加载操作的缺点。
一种 fpga 逻辑加载电路