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[实用新型]支持DDR2和DDR3双内存模式的AMD平台主板-CN200820235926.9无效
发明人：王武 -专利权人：深圳市先冠电子有限公司
申请日： 2008-12-29 - 公布日： 2009-10-21 - 主分类号： G06F15/76 文献下载
摘要：本实用新型涉及一种支持DDR2和DDR3双内存模式的AMD平台主板，该支持DDR2和DDR3双内存模式的AMD平台主板包括至少一个的DDR2内存插槽、至少一个的DDR3内存插槽、判断内存槽插使用状态的内存槽状态判断模块、DDR2内存BIOS单元和DDR3内存BIOS单元，该内存槽状态判断模块分别与DDR2内存插槽的DDR3内存插槽、DDR3内存插槽的接地脚、DDR2内存BIOS单元和DDR3内存BIOS单元连接，该支持DDR2和DDR3双内存模式的AMD平台主板能够自动判断该内存的规格，从而调用和启动相应的DDR2内存的BIOS或DDR3内存的BIOS进行工作，确保该AMD平台主板自动识别DDR2内存和DDR3内存，并分别支持DDR2内存和DDR3内存。
支持 ddr2 ddr3 内存模式 amd 平台主板

[实用新型]DDR2转DDR3子卡-CN201020695903.3无效
发明人：王武 -专利权人：深圳市先冠电子有限公司
申请日： 2010-12-31 - 公布日： 2011-10-05 - 主分类号： G06F1/16 文献下载
摘要：本实用新型提供一种DDR2转DDR3子卡，其包括：DDR2对接接口、与DDR2对接接口电性连接的DDR3接口、及与DDR3接口电性连接的转换电路模块；该DDR2对接接口包括数个DDR2信号管脚，DDR3接口包括与数个DDR2信号管脚分别对应的通用信号引脚、事件信号引脚、复位输入信号引脚、及数个DDR3电压信号引脚，该数个通用信号引脚分别与其对应的DDR2信号管脚电性连接，事件信号引脚、复位输入信号引脚、及数个DDR3电压信号引脚分别与转换电路模块电性连接。本实用新型提供的DDR2转DDR3子卡，其具有内存规格转换功能，可以实现在DDR2规格的主板平台上使用DDR3规格的内存，对终端的客户更具使用价值。
ddr2 ddr3

[发明专利]基于FPGA验证SOC芯片DDR控制器的系统-CN202210694431.7在审
发明人：张昆明;刘艳欢;李文明;叶笑春;范东睿 -专利权人：中国科学院计算技术研究所
申请日： 2022-06-20 - 公布日： 2022-09-23 - 主分类号： G06F11/26 文献下载
摘要：本发明提供一种基于FPGA验证SOC芯片DDR控制器的系统，包括：待验证的SOC芯片DDR控制器、DFI‑AXI桥、FPGA DDR控制器、FPGA DDR PHY和DDR颗粒。DFI‑AXI桥通过DFI接口与SOC芯片DDR控制器连接并且通过AXI接口与FPGA DDR控制器连接，DFI‑AXI桥用于执行DFI与AXI间的协议转换，从而在SOC芯片DDR控制器与FPGA DDR控制器之间进行交互；FPGA DDR控制器与FPGA DDR PHY通过FPGA内部总线连接，并且FPGA DDR PHY与DDR颗粒连接。本发明实现了在FPGA硬件原型验证平台上对SOC芯片DDR控制器的验证，提升了芯片流片的成功率。
基于 fpga 验证 soc 芯片 ddr 控制器系统

[发明专利]DDR频率的切换方法及装置-CN202011278272.X在审
发明人：张盛仕;朱国钟 -专利权人：珠海全志科技股份有限公司
申请日： 2020-11-16 - 公布日： 2022-05-17 - 主分类号： G11C7/10 文献下载
摘要：本发明公开了一种DDR频率的切换方法及装置，包括：DDR频率切换设备根据DDR的运行情况，确定所述DDR的需求工作频率；所述DDR频率切换设备判断所述DDR的当前工作频率与所述需求工作频率是否匹配；当判断出所述DDR的当前工作频率与所述需求工作频率不相匹配时，所述DDR频率切换设备将所述DDR的当前工作频率切换为所述需求工作频率。可见，本发明能够实现根据实际应用场景灵活地切换DDR工作频率，从而同时兼顾对DDR的功耗控制以及DDR的工作性能。
ddr 频率切换方法装置

[发明专利]SoC芯片及SoC芯片的快速启动方法-CN202210205448.1在审
发明人：林启春;王效;辛辉;陈楚君;张赞 -专利权人：浙江驰拓科技有限公司
申请日： 2022-03-02 - 公布日： 2023-09-12 - 主分类号： G06F15/78 文献下载
摘要：本发明提供一种SoC芯片，其包括：可断电区和不断电区，其中可断电区包括系统总线、DDR控制器和非易失性存储器，DDR控制器与系统总线和SoC外部的DDR连接，用于在上电以及DDR配置失效时，对DDR执行校准及训练，得到配置DDR所使用的DDR设定值，并根据DDR设定值对DDR进行配置，还用于配置好DDR之后，控制系统总线和DDR之间的数据传输；非易失性存储器与系统总线连接，用于存储DDR设定值。本发明利用非易失性存储器保存校准及训练得到的DDR设定值，后续启动可实现低功耗快速启动。
soc 芯片快速启动方法

[发明专利]一种DDR扩展装置及控制方法、装置、介质-CN202211202733.4在审
发明人：顾雪青 -专利权人：山东云海国创云计算装备产业创新中心有限公司
申请日： 2022-09-29 - 公布日： 2022-12-27 - 主分类号： G06F13/16 文献下载
摘要：本申请公开了一种DDR扩展装置及控制方法、装置、介质，涉及DDR领域，为了在保持DDR控制器信号线不变的情况下，增加挂载DDR颗粒的数量，本申请所提供的DDR扩展装置，当DDR控制器的片选信号端CS为高电平时，第一DDR颗粒和第二DDR颗粒的片选信号端CS为高电平，当DDR控制器的片选信号端CS为低电平时，经过反相器，第三DDR颗粒和第四DDR颗粒的片选信号端CS为高电平，通过改变DDR控制器和DDR颗粒之间的BANK GROUP地址选择信号端BG和片选信号端CS的作用方式，增加了挂载的DDR颗粒的数量，在任何数据位宽情况下都能实现挂载DDR颗粒数量翻倍。
一种 ddr 扩展装置控制方法介质

[发明专利]一种检测DDR内存模块中异常DDR内存的方法-CN201910722005.8有效
发明人：肖运涓;何曾;韩小江;冯珑;冯荣斌;黄敏君;张坤 -专利权人：晶晨半导体（深圳）有限公司
申请日： 2019-08-06 - 公布日： 2023-05-09 - 主分类号： G06F11/22 文献下载
摘要：本发明提出一种检测DDR内存模块中异常DDR内存的方法，包括如下步骤：S1:通过主控模块向DDR内存模块进行检测，如果检测不通过，进行步骤S2；S2：通过主控模块向1号DDR内存和3号DDR内存进行检测，如果检测通过，说明1号DDR内存和3号DDR内存无异常，进行步骤S4，如果检测不通过，说明1号DDR内存或3号DDR内存存在异常，进行步骤S3；S3：通过主控模块向1号DDR内存进行检测，如果检测通过，说明3号DDR内存异常，如果检测不通过，说明1号DDR内存异常；S4：通过主控模块向2号DDR内存进行检测，如果检测通过，说明4号DDR内存异常，如果检测不通过，说明2号DDR内存异常。
一种检测 ddr 内存模块异常方法

[发明专利]主板及电子设备-CN202111346435.8在审
发明人：孙瑛琪;柳胜杰;李晶晶;杨光林;韩亚男 -专利权人：成都海光集成电路设计有限公司
申请日： 2021-11-15 - 公布日： 2022-03-01 - 主分类号： G06F13/42 文献下载
摘要：该主板包括PCB板，PCB板上集成有互联的CPU芯片和DDR电路，CPU芯片内置有DDR控制器，其中，CPU芯片设有DDR接口，用于DDR控制器对外连接；DDR电路的信号端与DDR接口直接通过金属走线连接；且，DDR电路布置在PCB板的正面，PCB板的背面相对DDR电路的位置设置DDR信号测试点。本发明能够测试CPU芯片的DDR接口的信号质量。
主板电子设备

[发明专利]一种DDR配置文件生成及筛选方法及系统-CN202211067917.4在审
发明人：江成兆;樊崇斌;董程宏 -专利权人：南京芯驰半导体科技有限公司
申请日： 2022-09-01 - 公布日： 2022-12-02 - 主分类号： G06F8/71 文献下载
摘要：一种DDR配置文件生成及筛选方法，包括：根据多个DDR参数生成多个DDR配置文件，根据多个DDR配置文件生成可执行的DDR固件文件；将DDR固件文件发送至测试端进行测试，得到测试结果；根据测试结果进行评分，根据评分结果筛选出适配的DDR配置文件。本申请还提供一种DDR配置文件生成及筛选系统，可以简单且高效地生成及筛选出绩优的DDR配置。
一种 ddr 配置文件生成筛选方法系统

[实用新型]主板及电子设备-CN202122792914.4有效
发明人：孙瑛琪;柳胜杰;李晶晶;杨光林;韩亚男 -专利权人：成都海光集成电路设计有限公司
申请日： 2021-11-15 - 公布日： 2022-04-08 - 主分类号： G06F13/42 文献下载
摘要：该主板包括PCB板，PCB板上集成有互联的CPU芯片和DDR电路，CPU芯片内置有DDR控制器，其中，CPU芯片设有DDR接口，用于DDR控制器对外连接；DDR电路的信号端与DDR接口直接通过金属走线连接；且，DDR电路布置在PCB板的正面，PCB板的背面相对DDR电路的位置设置DDR信号测试点。本实用新型能够测试CPU芯片的DDR接口的信号质量。
主板电子设备

[发明专利]DDR信号布线封装基板以及DDR信号布线封装方法-CN201210324768.5有效
发明人：胡晋;丁亚军;金利峰;李川;王玲秋;王彦辉 -专利权人：无锡江南计算技术研究所
申请日： 2012-09-05 - 公布日： 2012-11-28 - 主分类号： H01L23/498 文献下载
摘要：本发明提供了一种DDR信号布线封装基板以及DDR信号布线封装方法。在芯片上对称放置多个DDR存储控制模块。在芯片之外的区域中，与多个DDR存储控制模块相对应地对称布置多个存储控制信号引脚。利用对称布置的多个DDR信号线将多个DDR存储控制模块之一分别相对应地连接至多个存储控制信号引脚之一。DDR信号布线封装基板包括依次层叠的地平面层、第一介质层、DDR信号层、第二介质层、以及DDR接口电源平面层；其中DDR接口电源平面层和地平面层同时选择作为DDR信号的参考平面层。通过对称布置的多个DDR信号过孔，将多个DDR存储控制模块之一分别相对应地连接至多个存储控制信号引脚之一。参照多个DDR信号过孔的位置相应地对称布置多个地孔。
ddr 信号布线封装以及方法

[发明专利]DDR调试方法及系统、可读存储介质、电子设备-CN202011349030.5有效
发明人：王文超;唐月林 -专利权人：展讯通信（上海）有限公司
申请日： 2020-11-26 - 公布日： 2022-09-27 - 主分类号： G06F11/22 文献下载
摘要：一种DDR调试方法及系统、可读存储介质、电子设备。运行于片上系统的DDR控制器中，所述DDR控制器通过片上系统的DDR物理层接口与DDR直接连接；所述方法包括以下至少一种：在向所述DDR发送读操作调试指令以后，多次接收所述DDR输出的数据信号及数据选通信号，得到读操作对应的DDR眼图，并基于所述读操作对应的DDR眼图，得到最佳读操作参考电压值及最佳读操作相位值；在向所述DDR发送写操作调试指令以后，多次向所述DDR发送数据信号及数据选通信号，得到写操作对应的DDR眼图，并基于所述写操作对应的DDR眼图，得到最佳写操作参考电压值及最佳写操作相位值。应用上述方案，可以提高DDR的调试效率。
ddr 调试方法系统可读存储介质电子设备

[发明专利]一种自动生成DDR芯片测试标准报告的方法及系统-CN201811625935.3在审
发明人：贺春生 -专利权人：深圳市共进电子股份有限公司
申请日： 2018-12-28 - 公布日： 2020-07-07 - 主分类号： G06F11/34 文献下载
摘要：本发明属于芯片技术领域，公开了一种自动生成DDR芯片测试标准报告的方法，包括：获取测试DDR芯片实际应用的时钟频率；计算所述时钟频率对应的DDR数据时钟；根据所述DDR数据时钟查询DDR数据表，获得与所述DDR时钟匹配的测试标准指标；其中，所述DDR数据表用于存储多个常规DDR数据时钟，以及与每个常规DDR数据时钟对应的测试标准指标；生成包含所述测试标准指标的DDR芯片测试标准报告。相应的，本发明还公开了一种自动生成DDR芯片测试标准报告的系统。实施本发明，可以规避之前人工手动查找测试标准的所有弊端，报告质量较好，成本较低，可以适用于所有研发阶段的DDR芯片测试标准的查找。
一种自动生成 ddr 芯片测试标准报告方法系统

[发明专利]用于DDR控制器的访问控制方法、装置及电路-CN201610129974.9有效
发明人：赵钦波 -专利权人：深圳市紫光同创电子有限公司
申请日： 2016-03-07 - 公布日： 2019-04-26 - 主分类号： G11C7/10 文献下载
摘要：本发明提供了一种用于DDR控制器的访问控制方法、装置及电路，该访问控制方法包括：根据访问请求译码生成DDR指令并缓存，DDR指令不携带时延参数；根据DDR规范，查找与DDR指令对应的精确时延，将精确时延添加到DDR指令中，生成访问请求对应的DDR控制指令。通过本发明的实施，将用户请求译码成对应的不带延时的DDR Command，根据DDR3规范，将精确时延加入不带时延的DDR Command中，生成DDR控制指令，使得访问请求的处理不受DDR Command
用于 ddr 控制器访问控制方法装置电路

[发明专利]一种命令处理器与DDR读写访问电路-CN201911147512.X在审
发明人：韩一鹏;牛少平;魏艳艳;郝冲;邓艺 -专利权人：中国航空工业集团公司西安航空计算技术研究所
申请日： 2019-11-21 - 公布日： 2020-05-01 - 主分类号： G11C7/22 文献下载
摘要：本发明属于集成电路技术领域，具体涉及一种命令处理器与DDR读写访问电路，包括命令处理器、DDR访问仲裁单元和DDR单元；命令处理器内访问DDR的各单元均通过DDR访问仲裁单元访问DDR单元。本发明通过对命令处理器内访问DDR的各单元进行公平轮循之后访问DDR,既能够减少命令处理器内部硬件电路需要资源，又能高效完整的访问DDR。
一种命令处理器 ddr 读写访问电路

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