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[发明专利]FPGA内部互联线延时测试方法-CN202111120219.1在审
发明人：夏明刚;柴政;王玉嫣;丛伟林;刘云博 -专利权人： 成都华微电子科技有限公司
申请日： 2021-09-24 - 公布日： 2021-12-28 - 主分类号： G01R31/28 文献下载
摘要：FPGA内部互联线延时测试方法，涉及集成电路技术，本发明包括下述步骤：1)针对选定区域，确定输入IO和输出IO；2)第一次配置FPGA，在输入IO和输出IO之间建立第一路径，然后测试输入IO到输出IO之间的时延，记为第一时延值T1，所述第一路径由M个互联开关级联构成；3)第二次配置FPGA，在输入IO和输出IO之间建立第二路径，然后测试输入IO到输出IO之间的时延，记为第二时延值T2，所述第二路径由N个互联开关级联构成；4)通过下式计算该选定区域互联开关平均时延：(T1‑T2)/(M‑N)，所述M和N均为正整数，且M≠N。本发明具有灵活、准确的特点。
fpga 内部互联线延时测试方法

[发明专利]快速瞬态响应的线性稳压器-CN202110834996.6在审
发明人：马迎;岑远军;刘中伟;冯浪;李永凯;张得力;岳平 -专利权人： 成都华微电子科技有限公司
申请日： 2021-07-23 - 公布日： 2021-11-16 - 主分类号： G05F1/56 文献下载
摘要：快速瞬态响应的线性稳压器，涉及集成电路技术。本发明包括误差放大器、驱动电路、功率管，功率管的电流输出端连接稳压器的输出端，其特征在于，所述功率管为PNP三极管，功率管的基极和驱动电路的输出端连接，集电极作为电流输出端，功率管的基极与反馈三极管的基极连接，所述反馈三极管为PNP管，其发射极与功率管的集电极连接，反馈三极管的发射极还通过一个电容连接集电极，集电极通过电阻接地。本发明的线性稳压器在负载变化量为重载大电流值时，具有优异的瞬态响应特性。
快速瞬态响应线性稳压器

[发明专利]采样保持与比较锁存电路-CN201711483543.3有效
发明人：李永凯;杨平;廖志凯;岑远军;冯浪;彭箫天 -专利权人： 成都华微电子科技有限公司
申请日： 2017-12-29 - 公布日： 2021-08-24 - 主分类号： H03M1/12 文献下载
摘要：采样保持与比较锁存电路，涉及集成电路技术。本发明包括采样保持电路模块、比较锁存电路模块和共模电平反相器模块，采样保持电路模块和共模电平反相器模块的输出端分别连接到比较锁存电路模块的两个输入端。本发明的有益效果是，在维持较高的采样速度和精度下，通过采用较少的器件和较小的芯片面积，实现了采样保持功能，降低了整个设计过程中的设计难度，在电路和版图设计上更加易于实现。
采样保持比较电路

[发明专利]数据传输方法、数据传输电路和人工智能芯片-CN202110437721.9在审
发明人：李国;岑远军;胡参;臧文羽;谢休华 -专利权人： 成都华微电子科技有限公司
申请日： 2021-04-22 - 公布日： 2021-07-23 - 主分类号： H04L12/865 文献下载
摘要：数据传输方法、数据传输电路和人工智能芯片，涉及通信技术和集成电路技术。本发明的数据传输方法包括下述步骤：a、发送方识别待发送报文的优先级，若为高优先级则封装后送入高优先级发送队列并进入步骤c，若为低优先级则进入步骤b；b、对低优先级报文进行切片，然后对切片进行逐一封装，然后送入低优先级发送队列，并进入步骤c；c、优先发送高优先级发送队列中的报文包；d、对接收到的报文，接收方依据其封装信息进行分类，若为高优先级则送入高优先级队列，若为低优先级则送入低优先级队列进行重组。本发明显著减少了低优先级报文对高优先级报文的阻塞，保证了高优先级报文的传输速度。
数据传输方法电路人工智能芯片

[发明专利]基于时间约束的高层次综合调度方法-CN202010919343.3有效
发明人：刘乙力;白利琼;鞠瑜华;蒋沂霄 -专利权人： 成都华微电子科技有限公司
申请日： 2020-09-04 - 公布日： 2021-07-09 - 主分类号： G05B19/418 文献下载
摘要：基于时间约束的高层次综合调度方法，涉及集成电路，本发明包括下述步骤：1)计算各操作的时间帧；2)确定各操作和各控制步的时间帧分布关系；3)对各操作进行分类形成N个操作类型；4)将拥挤度最大且与待处理操作相关联的待优化控制步组成集合；5)计算集合中每个控制步中待处理操作的拥挤度差值，6)将当前选定操作调整至其所属的操作类型拥挤度最小的控制步；7)判断是否存在待处理操作，若否则结束；反之则更新各类操作在每个控制步的拥挤度分布关系，然后返回步骤4)。本发明计算量小、运行速度显著提高，且所得调度结果与最优解结果相差很小。
基于时间约束高层次综合调度方法

[实用新型]时钟自测FPGA-CN202022209660.4有效
发明人：贾楫;丛伟林;何相龙;孙海;蔡莹卓 -专利权人： 成都华微电子科技有限公司
申请日： 2020-09-30 - 公布日： 2021-07-06 - 主分类号： H03K5/19 文献下载
摘要：时钟自测FPGA，涉及集成电路技术。本实用新型的时钟自测FPGA，包括I/O接口单元、时钟管理电路单元、被测时钟网络，其特征在于，还包括一个D触发器，时钟管理电路单元的输入端连接时钟源，时钟管理电路单元的第一输出端与被测时钟网络的输入端连接，被测时钟网络的输出端连接到D触发器的D端，时钟管理电路单元的第二输出端与采样时钟网络的输入端连接，采样时钟网络的输出端连接到D触发器的CLK端，D触发器的输出端连接到输出逻辑检测功能电路，输出逻辑检测功能电路与I/O接口单元连接，一个动态相移逻辑功能控制模块与时钟管理电路单元连接。本实用新型降低了对测试仪器设备的指标要求。
时钟自测 fpga

[发明专利]锁相环参考杂散快速仿真方法-CN202011524690.2在审
发明人：陈磊;岑远军;杨金达 -专利权人： 成都华微电子科技有限公司
申请日： 2020-12-22 - 公布日： 2021-04-09 - 主分类号： H03L7/08 文献下载
摘要：锁相环参考杂散快速仿真方法，涉及集成电路技术。本发明包括下述步骤：1）采集锁相环信号，所述锁相环包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器；2）计算杂散抑制比；所述步骤1）中，锁相环信号包括包括环路滤波器输出的直流调谐电压频谱信号，所述步骤2）中，采用下式计算杂散抑制比X：X=为锁相环的输入参考信号频率，为环路滤波器输出的直流调谐电压频谱中频率为的杂散大小参量，为VCO的压控增益。
锁相环参考快速仿真方法

[发明专利]FPGA内部ALU电路-CN201710911563.X有效
发明人：苏国伦;侯伶俐;王志超;熊宣淋;张英;李正杰 -专利权人： 成都华微电子科技有限公司
申请日： 2017-09-29 - 公布日： 2021-03-02 - 主分类号： G06F30/34 文献下载
摘要：FPGA内部ALU电路，涉及集成电路设计领域。本发明包括：M个加法单元和一个超前进位加法器，M为大于等于8的整数；每个加法单元包括三输入全加器、第一选择器、第二选择器和第三选择器，并以第二选择器和第三选择器的输出作为加法单元的输出；三输入全加器具有三个输入端和两个输出端：和值数据输出端、进位数据输出端；超前进位加法器的和值输出端接第四选择器的第一输入端，还通过反相器接第四选择器的第二输入端，第四选择器的输出端作为ALU电路的第三输出端；超前进位加法器还具有用于输出第一进位数据的第一输出端和用于输出第二进位数据的第二输出端。本发明实现了高效率小面积的DSP模块。
fpga 内部 alu 电路

[发明专利]一种扩频时钟信号测试装置和方法-CN202010097987.9在审
发明人：贾楫;丛伟林;孙海;程飞鸿;王小波 -专利权人： 成都华微电子科技有限公司
申请日： 2020-02-17 - 公布日： 2021-02-12 - 主分类号： H03L7/197 文献下载
摘要：本发明属于电子测试领域，具体涉及一种扩频时钟信号测试装置和方法。本发明对被测试的扩频时钟信号和参考时钟信号两路信号分别进行低通滤波,滤除高次谐波，保留基频部分；将两路低通滤波后的信号进行混频和低通滤波后进行过零检测获得数字基带信号；分析数字基带信号获得波形参数，与预期波形参数进行比对，判决测试结果是否在预期范围内。本发明可以对FPGA、CPLD、ARM微控制器、PowerPC微控制、DSP微控制器等各种数字器件的扩频时钟进行采样和分析，且硬件成本低，测试响应速度快，并且可以在一定程度上替代昂贵的台式测试仪器设备，有很强的可实施性。
一种时钟信号测试装置方法

[发明专利]一种无需片外电容的LDO电路-CN202010012721.X在审
发明人：马淑彬;湛伟;丛伟林 -专利权人： 成都华微电子科技有限公司
申请日： 2020-01-07 - 公布日： 2021-02-09 - 主分类号： G05F1/565 文献下载
摘要：本发明涉及一种集成电路，特别涉及一种无需片外电容的LDO电路。本发明的无需片外电容的LDO电路包括负反馈环路和由N个电流源I0和N个NMOS管MN6组成的多个电流源支路，其中负反馈环路由运算放大器、电容C2、NMOS管MN5、电阻R3、电阻R4构成。通过电容C2维持环路的稳定，将其集成在芯片电路内部，使得LDO电路无需外接电容，同时该电容也起到稳定电压的作用，能防止不同支路电压的抖动相互串扰。本发明的一种无需片外电容的LDO电路，省去了因外接电容而增加的芯片管脚，节约了单板面积和外接电容的成本，并能够维持电压稳定。
一种无需外电 ldo 电路

[发明专利]一种基于表单信息自动化生成设计代码的方法-CN202010183548.X在审
发明人：蒋心祝;岑远军;李国;阙旻;赵甲;余葛伟 -专利权人： 成都华微电子科技有限公司
申请日： 2020-03-16 - 公布日： 2021-02-09 - 主分类号： G06F8/35 文献下载
摘要：本发明公开了一种基于表单信息自动化生成设计代码的方法，属于IC设计领域。所述方法包括：将设计所需信息按照标准格式填入表单中；编写脚本工具，根据分块结构化设计编写自动化代码生成脚本；脚本工具自动获取表单信息并处理表单信息，将预处理数据保存至数据库中；将数据库中数据填入对应函数中，自动生成模块化设计代码；利用语法工具检查生成设计代码的可靠性。本发明通过研究特定代码的规律性与结构性，将设计所需信息整理到表单中，利用脚本提取表单信息，自动化生成设计代码，后期只需维护表单信息与升级脚本，极大地节约了人力与时间成本，并使得设计代码更加清晰，减少人为笔误，减少出错率。
一种基于表单信息自动化生成设计代码方法

[发明专利]无封装芯片直埋印制电路板的结构和方法、芯片封装结构-CN201910936408.2在审
发明人：湛伟;丛伟林 -专利权人： 成都华微电子科技有限公司
申请日： 2019-09-29 - 公布日： 2021-02-02 - 主分类号： H05K3/34 文献下载
摘要：本发明属于印制电路板制造及半导体芯片领域。本发明的发明目的是减小芯片裸片与印刷电路板连接后的尺寸，解决高度受限条件下的芯片裸片封装以及电子设备印制电路板设计制造问题。本发明提供了无封装芯片直埋印制电路板的结构包括无封装芯片、印刷电路板，印刷电路板上开有容纳无封装芯片的孔，孔内在设置有印刷电路板走线层的焊盘，无封装芯片的焊盘与对应地孔内焊盘焊接，绝缘胶填充无封装芯片与印刷电路板的空隙，并覆盖无封装芯片。本发明降低了器件高度，适应对封装内部器件的高度有严格限制以及对印制电路板高度有严格限制的场景。本发明电路可靠性高、成本低，能减小集成电路的体积。
封装芯片印制电路板结构方法

[发明专利]一种CML电平到CMOS逻辑电平转换电路-CN201911299343.1在审
发明人：湛伟;马淑彬;丛伟林 -专利权人： 成都华微电子科技有限公司
申请日： 2019-12-17 - 公布日： 2021-02-02 - 主分类号： H03K19/0175 文献下载
摘要：本发明涉及集成电路领域，特别涉及一种CML电平到CMOS逻辑电平转换电路，包括交流耦合级电路、增益放大级电路、幅度和占空比调节级电路；交流耦合级电路接收输入信号，交流耦合级电路的输出端连接增益放大级电路的输入端，增益放大级电路的输出端连接幅度和占空比调节级电路的输入端；交流耦合级电路用于隔离直流共模电平，使得后级电路工作时与输入信号的直流共模电平无关，并将转换电路与前级电路进行隔离；增益放大级电路用于放大信号；幅度和占空比调节级电路由MOS管构成，用于调节信号的幅度和占空比。由本发明的CML电平到CMOS逻辑电平转换电路构成的PLL电路的工作频率范围宽、输出抖动低、相位噪声小、功耗低。
一种 cml 电平 cmos 逻辑转换电路

[发明专利]一种模数转换器测试装置和方法-CN202010007224.0在审
发明人：谌谦;王策;刘建明;杨超;杜超;李小虎;宋宇;张超;吴羿;彭磊;刘江;汪宇 -专利权人： 成都华微电子科技有限公司
申请日： 2020-01-04 - 公布日： 2021-02-02 - 主分类号： H03M3/00 文献下载
摘要：本发明涉及电路测试领域，特别涉及一种模数转换器测试装置和方法。其中，模数转换器测试装置包括自动测试系统和信号源；自动测试系统控制信号源以等间隔方式输出模拟电压信号给被测模数转换器；自动测试系统控制被测模数转换器对每个电压信号进行多次转换并采集转换数据；被测模数转换器将采集的转换数据发送给自动测试系统；自动测试系统对接收的转换数据进行处理，得到被测模数转换器的线性度误差。本发明的模数转换器测试装置结构简单，无需额外连接信号电缆和通信数据总线，可以在自动测试系统上即插即用，拆卸方便，测试成本低，测试效率高。
一种转换器测试装置方法

[发明专利]一种存储控制器的设计方法-CN202010022667.7在审
发明人：庞晨;冯伟;刘培龙;彭楠;杨东坪 -专利权人： 成都华微电子科技有限公司
申请日： 2020-01-09 - 公布日： 2021-02-02 - 主分类号： G11C29/42 文献下载
摘要：本发明公开了一种存储控制器的设计方法，属于常用可读存储介质控制器设计的技术领域。本发明的设计方法包括配置检纠错逻辑；将待存储的数据分为数据位n和校验位k，数据位按照顺序排放在校验位的空隙中；当控制器准备进行写操作或编程操作时，检纠错逻辑将待写入的数据进行计算，得到所需的校验位。本发明使用的组合逻辑数量小于常规技术，面积会降低。通过组合逻辑级数的减少，极大降低了因组合逻辑带来的延迟，可以使存储控制器工作在更高的频率下。同时，错误定位可视性好，如果定位数据出现高位非零，则错误位极大可能出现在高位。该用法可以用于定位和排除一些进行位宽拼接的存储IP控制器的设计中存储IP的错误位。
一种存储控制器设计方法

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