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[发明专利]电荷泵电流失配补偿电路、电荷泵及锁相环-CN201910955515.X有效
发明人： 侯伶俐;区健聪 -专利权人：成都华微电子科技股份有限公司
申请日： 2019-10-09 - 公布日： 2023-08-18 - 主分类号： H03L7/089 文献下载
摘要：本发明提供了锁相环电荷泵电流失配补偿电路、电荷泵和锁相环，属于集成电路领域。本发明通过增加计数器、脉宽放大电路、脉宽提取电路、补偿控制电路、补偿电流源电路对传统电荷泵进行改进,达到减少电荷泵充放电电流失配目的。本发明根据参考时钟和反馈时钟的相位差，利用脉宽放大电路和脉宽提取电路提取锁相环锁定后的微小相位差，产生一定脉宽的脉冲信号，最后利用数字电路根据脉宽信息，控制补偿电流源导通时间，实现充放电补偿控制，进一步降低锁相环电荷泵充放电电流的失配。本发明主要由数字电路搭建而成，基础电路简单，功耗低，版图面积小，可实现多次补偿，大大减少电荷泵电流失配,同时具有更好的噪声性能，降低了锁相环的抖动。
电荷电流失配补偿电路锁相环

[发明专利]一种城市数据分析方法、系统、电子设备和存储介质-CN202310159062.6在审
发明人： 侯伶俐;唐月;王燕;秦鹏;郑展祥;汤佳 -专利权人：北京易华录信息技术股份有限公司
申请日： 2023-02-15 - 公布日： 2023-07-04 - 主分类号： G06Q10/0639 文献下载
摘要：本发明提供了一种城市数据分析方法、系统、电子设备和存储介质，其中，该方法包括：获取城市数据，城市数据为城市运行过程中产生的数据；采用城市运行感知计算模型根据城市数据以及预设城市指标体系计算预设城市指标体系中各项指标的得分；根据各项指标的得分对城市运行状态进行分析。通过本发明，解决了相关技术中存在的城市数据分析方法不完善的问题。
一种城市数据分析方法系统电子设备存储介质

[发明专利]一种应用于电源门控FPGA结构中的新型隔离单元-CN202110249782.2有效
发明人：廖永波;邹佳瑞;李平;冯轲;侯伶俐;熊宣淋;刘玉婷;徐璐;刘仰猛 -专利权人：电子科技大学
申请日： 2021-03-08 - 公布日： 2023-06-20 - 主分类号： G05B19/05 文献下载
摘要：本发明提供一种新型低功耗电源门控FPGA的隔离单元结构，通过相关的隔离单元设计达到有效管理电源关断模块的输出信号的目的，为其输出信号的管理提供更多的可能性。所述基于电源门控技术的新型隔离单元结构具有功能多样性、转换时间短、电压补偿等优点，可通过配置选择开启或关断可编程逻辑模块，有效降低FPGA的静态功耗，同时，本设计可应用于任何逻辑模块，适用范围广泛。
一种应用于电源门控 fpga 结构中的新型隔离单元

[发明专利]一种优化ESD防护性能的DCSCR器件-CN202111112784.3有效
发明人：刘志伟;王同宇;熊宣淋;侯伶俐;杜飞波;宋文强;韩傲然;张钰鑫;李洁翎 -专利权人：电子科技大学
申请日： 2021-09-23 - 公布日： 2023-05-09 - 主分类号： H01L27/02 文献下载
摘要：本发明属于静电释放(ESD)保护器件设计领域，具体提供一种优化ESD防护性能的DCSCR器件，用以满足先进工艺下的集成电路对ESD防护的低触发电压、高灵敏度、低寄生电容、小面积等要求。本发明通过对传统DCSCR器件结构改进，通过将N型阱区内的N型重掺杂区设置到P型重掺杂区的上下方(垂直方向(Y轴)依次排布)，将P型阱内的P型重掺杂区设置到N型重掺杂区的上下方，大大减小了二极管的宽度，有效缩小了二极管的面积；并且，通过将DCSCR的触发二极管在原有位置中嵌入到SCR触发路径有源区的上下方，缩短了SCR的导通路径，减小了导通电阻、寄生电容，提升了开启速度；综上，本发明在不降低ESD防护能力的前提下，实现了器件面积的减小与器件性能的提升。
一种优化 esd 防护性能 dcscr 器件

[发明专利]一种基于由反熔丝器件控制的电源门控技术的新型FPGA结构-CN202110255116.X有效
发明人：廖永波;邹佳瑞;李平;冯轲;刘玉婷;徐璐;刘仰猛;侯伶俐;熊宣淋 -专利权人：电子科技大学
申请日： 2021-03-08 - 公布日： 2023-03-24 - 主分类号： G06F30/39 文献下载
摘要：本发明提供一种基于反熔丝器件控制的电源门控技术的新型FPGA结构，通过电源门控的设计达到提高芯片良率、降低FPGA芯片制造成本以及降低FPGA的静态功耗的目的。其中电源门控技术中的电源开关器件的“开启”和“关断”采用反熔丝电路进行控制。这种控制电路具有上下电顺序可控，提高芯片成品率的优势。
一种基于反熔丝器件控制电源门控技术新型 fpga 结构

[发明专利]一种业务融合方法、装置、电子设备及存储介质-CN202211322256.5在审
发明人： 侯伶俐;唐月;王艳;张琦;秦鹏;郑展祥 -专利权人：北京易华录信息技术股份有限公司
申请日： 2022-10-26 - 公布日： 2022-12-30 - 主分类号： G06Q10/06 文献下载
摘要：本发明公开了一种业务融合方法、装置、电子设备及存储介质，方法包括：响应于接收到问题事件处理指令，对问题事件进行审核并根据审核结果确定问题事件对应的业务类型；根据问题事件对应的业务类型，匹配得到对应的业务处理流程；根据问题事件对应的业务处理流程，将生成的问题事件处理事项发送到相应的业务处理流程对应的业务处理节点，使得业务处理节点根据接收到的问题事件处理事项结合获取到的业务数据对所述问题事件处理事项进行处理并反馈对应的处理结果；当问题事件处理完成时，根据接收到的业务处理节点的处理结果生成业务处理评价结果。通过本方法能够全面刻画城市场景业务处置状态，精准评估场景业务处置情况。
一种业务融合方法装置电子设备存储介质

[发明专利]可配置终端匹配电阻校准电路-CN202011525030.6有效
发明人： 侯伶俐;马宇超;何弢;岑远军 -专利权人：成都华微电子科技股份有限公司
申请日： 2020-12-22 - 公布日： 2022-07-29 - 主分类号： G05F1/56 文献下载
摘要：可配置终端匹配电阻校准电路，涉及集成电路技术，本发明包括：基准电路，包括串联于高电平和地电平之间的基准电阻和电流源；基准信号放大电路，其输入端与基准电路输出端连接，输出端连接钟控比较器的第一输入端；电阻阵列信号放大电路，其输入端与电阻阵列输出电路连接，输出端连接钟控比较器的第二输入端；电阻阵列输出电路，包括电阻阵列和与之连接的电阻——电压转换单元；钟控比较器，其输出端接校准电路的第一输入端；校准电路，其第二输入端接基准电路输出端，其第三输入端接电阻阵列输出电路输出端，其输出端接电阻阵列的控制端。本发明具有校准范围宽，校准精度高并且仅仅消耗一个端口资源的优势。
配置终端匹配电阻校准电路

[发明专利]一种使用长悬空内导体固定装置的圆极化天线结构-CN202110205227.X有效
发明人：王森;张登材;林鑫超;侯伶俐;张义萍;尹本浩;王超 -专利权人：中国电子科技集团公司第二十九研究所
申请日： 2021-02-24 - 公布日： 2022-04-08 - 主分类号： H01Q1/38 文献下载
摘要：本发明提供一种使用长悬空内导体固定装置的圆极化天线结构包括腔体、底板、隔片、内导体、支撑体、介质体和馈电座；支撑体与介质体中开设有空腔，内导体固定于空腔中；支撑体与介质体装配到腔体的凹腔内，介质体上端插入馈电座，馈电座固定安装在腔体上；隔片中部开设有与支撑体直径相同的支撑槽，支撑体下端固定于支撑槽中；底板上开设有凹槽，腔体外壁上设置有两段凸台，在凸台内开设有闭合槽，隔片的底边安装于凹槽中，隔片的两侧边分别对应安装在闭合槽中，底板固定在腔体的底部。本发明能够解决长悬空内导体的固定、敞口槽破坏天线刚度、实际产品的电气性能指标达不到设计值，零件离散分布导致天线刚度差的问题。
一种使用悬空导体固定装置极化天线结构

[发明专利]FPGA内部ALU电路-CN201710911563.X有效
发明人：苏国伦;侯伶俐;王志超;熊宣淋;张英;李正杰 -专利权人：成都华微电子科技有限公司
申请日： 2017-09-29 - 公布日： 2021-03-02 - 主分类号： G06F30/34 文献下载
摘要：FPGA内部ALU电路，涉及集成电路设计领域。本发明包括：M个加法单元和一个超前进位加法器，M为大于等于8的整数；每个加法单元包括三输入全加器、第一选择器、第二选择器和第三选择器，并以第二选择器和第三选择器的输出作为加法单元的输出；三输入全加器具有三个输入端和两个输出端：和值数据输出端、进位数据输出端；超前进位加法器的和值输出端接第四选择器的第一输入端，还通过反相器接第四选择器的第二输入端，第四选择器的输出端作为ALU电路的第三输出端；超前进位加法器还具有用于输出第一进位数据的第一输出端和用于输出第二进位数据的第二输出端。本发明实现了高效率小面积的DSP模块。
fpga 内部 alu 电路

[发明专利]一种准N查找表的FPGA架构-CN202010826022.9在审
发明人：廖永波;林凡;侯伶俐;李平;聂瑞宏;彭辰曦 -专利权人：电子科技大学
申请日： 2020-08-17 - 公布日： 2020-11-13 - 主分类号： H03K19/17728 文献下载
摘要：一种准N查找表的FPGA架构，涉及集成电路技术。本发明是基于一种准N查找表的FPGA架构的设计，以常用的四查找表FPGA为例，本发明使用的准五查找表，具有五个输入信号及17种输出状态包括16种可编程状态以及1种关断状态。其中五个输入信号包括四个常规输入信号和一个控制输入信号，只有控制信号为低时与四个常规输入信号组成16种可编程输出状态；当控制信号为高时查找表都被关闭，这意味着查找表不存在漏电流。本发明的有益效果是：通过关断待机的查找表，可以显著降低FPGA的静态功耗，解决现在静态功耗过大的问题；可以解决由于FPGA晶体管密度较大带来的成品率较低的问题，当出厂检测FPGA中有小部分查找表功能异常时，可通过软件编程的方式将该损坏部分查找表的控制输入信号长置为0，使损坏的查找表部分保持关闭被禁用，进而防止其影响整个电路的良性。
一种查找 fpga 架构

[发明专利]跨时钟域异步FIFO及数据处理方法-CN201710591509.1在审
发明人：王志超;李晓佳;侯伶俐;张英 -专利权人：成都华微电子科技有限公司
申请日： 2017-07-19 - 公布日： 2018-01-12 - 主分类号： G06F13/16 文献下载
摘要：跨时钟域异步FIFO，涉及集成电路设计技术领域。本发明包括BRAM阵列和与BRAM阵列连接的FIFO控制器、写入地址锁存器、写入数据锁存器、读取地址锁存器和读取数据锁存器；在读加法器和第一比较器之间，设置有一个二进制到格雷码转换器，在读计数器和第一参考点之间，设置有一个二进制到格雷码转换器，在写计数器和第二参考点之间，设置有一个二进制到格雷码转换器，在写加法器和第三比较器之间，设置有一个二进制到格雷码转换器。本发明本发明能降低FIFO控制逻辑所占面积，减少工作过程中内部信号的毛刺，提高FIFO在工作时的稳定性。
时钟异步 fifo 数据处理方法

[发明专利]低功耗SRAM型FPGA-CN201710574578.1在审
发明人：曹敬;侯伶俐;李正杰;李显军 -专利权人：成都华微电子科技有限公司
申请日： 2017-07-14 - 公布日： 2017-12-22 - 主分类号： H03K19/177 文献下载
摘要：低功耗SRAM型FPGA，涉及集成电路设计技术领域。本发明包括存储单元阵列、行控制线和列控制线，存储单元阵列中包括至少一个低功耗存储单元组，每个低功耗存储单元组由A、B两列存储单元构成，其中A列存储单元具有与A列中各存储单元连接的第一列线和第二列线，B列存储单元具有与B列中各存储单元连接的第三列线和第四列线，第一列线、第二列线、第三列线、第四列线为相互独立的4条列线；第一列线和第三列线之间设置有第一开关；第一列线和第四列线之间设置有第二开关；第二列线和第三列线之间设置有第三开关；第二列线和第四列线之间设置有第四开关。本发明可以有效的降低整个芯片的功耗水平。
功耗 sram fpga

[发明专利]FPGA内部延迟测量方法-CN201610794789.1在审
发明人： 侯伶俐;李正杰;李显军;易希;谢小东;李平 -专利权人：成都华微电子科技有限公司
申请日： 2016-08-31 - 公布日： 2017-02-15 - 主分类号： G01R31/3185 文献下载
摘要：FPGA内部延迟测量方法，涉及集成电路技术，本发明包括下述步骤1)在FPGA的特定位置在线配置起振电路和振荡电路；所述起振电路由LUT配置为与门逻辑，与门的一个输入端作为起振信号输入端，与门的另一输入端与震荡电路的输出端连接；所述振荡电路由LUT配置为非门，并将非门的输出端与输入端连接构成；2)输入起振信号，测试并记录延迟时间。本发明可对同一块芯片内部不同位置或者不同芯片的同一位置进行对比测试，因此可对FPGA的工作性能和加工工艺稳定性进行较为可靠的检测。
fpga 内部延迟测量方法

[发明专利]开机通知方法及终端-CN201010260786.2无效
发明人： 侯伶俐 -专利权人：华为技术有限公司
申请日： 2010-08-19 - 公布日： 2011-08-03 - 主分类号： H04W4/16 文献下载
摘要：本发明实施例提供一种开机通知方法及终端。该方法包括：本地终端开机时获取目标终端号码；根据所述目标终端号码，所述本地终端向所述目标终端自动发送开机通知消息，所述开机通知消息标识所述本地终端处于开机状态。本发明实施例在终端开机时自动发送开机通知消息，在终端侧单独实现开机通知的功能，避免了对网络侧进行改造或升级，降低了使用成本，简化了操作过程，有利于开机通知业务的推广。
开机通知方法终端

[发明专利]一种CLB结构及CLB优化方法-CN200810148130.4无效
发明人：李文昌;丛伟林;杨嵩;余梅;侯伶俐 -专利权人：成都华微电子系统有限公司
申请日： 2008-12-31 - 公布日： 2009-08-12 - 主分类号： H03K19/173 文献下载
摘要：一种CLB结构及CLB优化方法，涉及集成电路技术。本发明由3个2输入LUT组成，其中第一LUT和第二LUT的输出端接第三LUT的两个输入端，第三LUT的输出端作为CLB的输出端，第一LUT和第二LUT的输入端接逻辑信号。本发明的有益效果是，相对于现有技术，本发明提高了资源利用率，在FPGA的芯片设计当中，D触发器会占据着很大的面积，采用这种LUT与D触发器分来的CLB结构也可以提高FPGA芯片的面积利用率。
一种 clb 结构优化方法

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