[发明专利]半导体布置、半导体结构及其形成方法

说明书

示例性半导体结构包括具有第一侧和第二侧的器件衬底。介电层设置在器件衬底的第一侧上方。通孔沿第一方向延伸穿过介电层并且穿过器件衬底从第一侧延伸至第二侧。保护环设置在介电层中和通孔周围。保护环包括沿第一方向堆叠的金属层。金属层包括第一侧壁和第二侧壁。第一侧壁形成保护环的内侧壁。金属层的第一侧壁之间的重叠部分小于约10nm。重叠部分沿与第一方向不同的第二方向。本申请的实施例还涉及半导体布置和形成半导体结构的方法。

技术领域

本申请的实施例涉及半导体布置、半导体结构及其形成方法。

背景技术

半导体集成电路(IC)工业经历了快速增长。半导体制造工艺中的持续进步已经产生具有更精细部件和/或更高集成度的半导体器件的集成电路(“IC”)。功能密度(即，每芯片面积的互连器件的数量)普遍增加，而部件尺寸(即，可以使用制造工艺创建的最小组件)已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。

已经开发出先进的IC封装技术以进一步减小密度和/或改善并入许多电子器件中的IC的性能。例如，IC封装已经发展，从而使得多个IC可以垂直堆叠在所谓的三维(“3D”)封装件或2.5D封装件(其使用中介层)中。通孔(也称为硅通孔(TSV))是一种用于电和/或物理连接堆叠IC的技术。这样的技术有时会实现保护结构和/或屏蔽结构，诸如保护环，以改善TSV可靠性和完整性。需要对保护结构和/或屏蔽结构进行设计改善。

发明内容

本申请的一些实施例提供了一种半导体结构，包括：器件衬底，具有第一侧和第二侧；介电层，设置在所述器件衬底的所述第一侧上方；通孔，所述通孔沿第一方向延伸穿过所述介电层并且穿过所述器件衬底从所述第一侧延伸至所述第二侧；以及保护环，设置在所述介电层中和所述通孔周围，其中：所述保护环包括沿所述第一方向堆叠的金属层，所述金属层包括第一侧壁和第二侧壁，其中，所述第一侧壁形成所述保护环的内侧壁，以及所述金属层的所述第一侧壁之间的重叠部分小于约10nm，并且所述重叠部分沿与所述第一方向不同的第二方向。

本申请的另一些实施例提供了一种半导体布置，包括：第一半导体结构；第二半导体结构；导电结构，穿过所述第一半导体结构延伸至所述第二半导体结构，其中，所述导电结构连接所述第一半导体结构和所述第二半导体结构；以及互连结构的堆叠件，所述互连结构的堆叠件在所述导电结构周围形成环，其中，所述互连结构之间的重叠部分小于约10nm。在一些实施例中，所述第一半导体结构包括位于第一器件衬底上方的第一多层互连(MLI)部件以及位于所述第一多层互连部件上方的第一顶部接触层；所述第二半导体结构包括位于第二器件衬底上方的第二多层互连部件以及位于所述第二多层互连部件上方的第二顶部接触层；所述互连结构的堆叠件设置在所述第一多层互连部件中；以及所述导电结构穿过所述第一多层互连部件和所述第一器件衬底延伸至所述第二顶部接触层。

本申请的又一些实施例提供了一种方法，包括：在半导体衬底的第一侧上方形成后段制程(BEOL)结构，其中，所述后段制程结构包括设置在介电层中的图案化金属层，并且所述半导体衬底具有与所述第一侧相对的第二侧；在形成所述后段制程结构的同时形成互连结构的堆叠件，其中，所述互连结构的堆叠件形成限定所述介电层的区域的环，并且所述互连结构之间的重叠部分小于约10nm；以及形成延伸穿过所述介电层的所述区域和所述半导体衬底的导电结构，其中，所述导电结构从所述半导体衬底的所述第一侧延伸至所述半导体衬底的所述第二侧。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明。需要强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据本发明的各个方面的具有用于通孔(或垂直定向的导电结构)的改善的保护环设计的半导体结构的部分或全部的局部截面图。

图2是根据本发明的各个方面的图1的半导体结构的部分或全部的局部顶视图。