[发明专利]半导体结构及其形成方法

说明书

本申请提供一种半导体结构及其形成方法，所述半导体结构包括：半导体基板，所述半导体基板上包括外延层，所述外延层中形成有第一掺杂区、第三掺杂区及位于所述第三掺杂区两侧的第一掺杂区上的第二掺杂区；电介质层，位于所述第一掺杂区两侧的外延层中，其中所述电介质层、所述第二掺杂区及所述第一掺杂区的侧壁共面，且所述电介质层的顶面低于所述第一掺杂区的底面；沟道层，覆盖所述第一掺杂区、所述第二掺杂区以及部分所述外延层的侧壁并延伸至所述电介质层上；控制栅极，位于所述电介质层上并覆盖所述沟道层的侧壁，且所述控制栅极的顶面和所述第二掺杂区的表面平齐。本申请的半导体结构可以提高正向电流和反向电压性能。

技术领域

本申请涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在高压情况下应用时，碳化硅二极管可以提供较好的电气性能，以减少由于其材料特性、高临界电场而导致的功率损耗。碳化硅二极管主要包括肖特基势垒二极管(SBD)和结势垒肖特基二极管(JBS)。肖特基势垒二极管主要由单个肖特基面与单元区域中的N-EPI构成，结势垒肖特基二极管主要通过肖特基界面、结及单元区域中的N-EPI构成。

现有的二极管虽然能够提供低比导通电阻和较快的关断特性，但是其正向电流和反向电压性能仍有待提高。

发明内容

本申请要解决的技术问题是提高正向电流和反向电压性能。

为解决上述技术问题，本申请提供了一种半导体结构，包括：半导体基板，所述半导体基板上包括外延层，所述外延层中形成有第一掺杂区、自所述外延层的表面延伸至所述第一掺杂区中的第三掺杂区及位于所述第三掺杂区两侧的第一掺杂区上的第二掺杂区；电介质层，位于所述第二掺杂区两侧的外延层中，其中所述电介质层、所述第二掺杂区及所述第一掺杂区的侧壁共面，且所述电介质层的顶面低于所述第一掺杂区的底面；沟道层，覆盖所述第一掺杂区、所述第二掺杂区以及部分所述外延层的侧壁并延伸至所述电介质层上；控制栅极，位于所述电介质层上并覆盖所述沟道层的侧壁，且所述控制栅极的顶面和所述第二掺杂区的表面平齐。

在本申请的一些实施例中，所述第一掺杂区和所述第三掺杂区的掺杂类型相同，且与所述第二掺杂区、所述外延层的掺杂类型不同。

在本申请的一些实施例中，所述第二掺杂区、所述第三掺杂区及所述外延层的顶面平齐，且所述第三掺杂区的底面与所述第一掺杂区的底面平齐。

在本申请的一些实施例中，所述沟道层的宽度为4nm～50nm，所述沟道层的底面与所述第一掺杂区的底面之间的高度差为0.1μm～0.4μm。

在本申请的一些实施例中，所述沟道层还延伸至所述第二掺杂区的部分表面。

在本申请的一些实施例中，位于所述第二掺杂区表面的所述沟道层的宽度为0.3μm～0.6μm。

在本申请的一些实施例中，所述控制栅极和所述电介质层之间还包括所述沟道层。

在本申请的一些实施例中，所述电介质层的底面高于所述外延层的底面或者和所述外延层的底面平齐。

在本申请的一些实施例中，所述电介质层的底面高于所述外延层的底面，且位于所述电介质层下方的所述外延层的厚度不超过5μm。

在本申请的一些实施例中，所述电介质层的宽度为0.3μm～4μm。

在本申请的一些实施例中，所述外延层的厚度为5μm～33μm，所述第一掺杂区的厚度为0.3μm～1.3μm，所述第二掺杂区的深度为0.1μm～0.5μm。

在本申请的一些实施例中，所述第三掺杂区的宽度为0.5μm～3μm，位于所述第三掺杂区两侧的所述第一掺杂区和所述第二掺杂区的宽度为0.2μm～1μm。