[发明专利]半导体器件封装及其制造方法

说明书

一种半导体器件封装的制造方法包括：在载体衬底上形成重布线结构；使用第一导电连接件将第一内连线结构的第一侧耦合到重布线结构的第一侧，其中第一内连线结构包括芯体衬底，其中第一内连线结构在第一内连线结构的与第一内连线结构的第一侧相对的第二侧上包括第二导电连接件；使用第二导电连接件将第一半导体器件耦合到第一内连线结构的第二侧；移除载体衬底；以及使用第三导电连接件将第二半导体器件耦合到重布线结构的第二侧，其中重布线结构的第二侧与重布线结构的第一侧相对。

技术领域

本公开涉及一种半导体器件封装及其制造方法。

背景技术

半导体产业通过持续缩小最小特征尺寸(minimum feature size)而不断改善各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，此使得更多组件能够被整合到给定面积中，因此使得更多功能能够被整合到给定面积中。具有高功能性的集成电路需要许多输入/输出(input/output，I/O)接垫。然而，在重视小型化的应用中，可能需要小的封装。

集成扇出型(Integrated Fan Out，InFO)封装技术正变得日渐普遍，特别是当与晶片级封装(Wafer Level Packaging，WLP)技术结合时，在晶片级封装技术中，集成电路被封装在通常包括重布线层(redistribution layer，RDL)或后钝化内连线(postpassivation interconnect)的封装中，所述重布线层或后钝化内连线用于对封装的接垫进行扇出型配线(fan-out wiring)，使得可以比集成电路的接垫大的节距来进行电接触。此种所得封装结构以相对低的成本来提供高功能密度且提供高性能封装。

发明内容

本公开的一态样提供一种半导体器件封装的制造方法，包括：在载体衬底上形成重布线结构；使用第一导电连接件将第一内连线结构的第一侧耦合到所述重布线结构的第一侧，其中所述第一内连线结构包括芯体衬底，其中所述第一内连线结构在所述第一内连线结构的与所述第一内连线结构的所述第一侧相对的第二侧上包括第二导电连接件；使用所述第二导电连接件将第一半导体器件耦合到所述第一内连线结构的所述第二侧；移除所述载体衬底；以及使用第三导电连接件将第二半导体器件耦合到所述重布线结构的第二侧，其中所述重布线结构的所述第二侧与所述重布线结构的所述第一侧相对。

本公开的另一态样提供一种半导体器件封装的制造方法，包括：在载体衬底上形成重布线结构，其中所述重布线结构的最底层包括第一接垫及第二接垫，其中所述第一接垫具有与所述第二接垫不同的节距；在所述重布线结构之上安装第一内连线结构，其中所述第一内连线结构经由所述第一内连线结构的第一侧上的第一导电连接件电耦合到所述重布线结构，其中所述第一内连线结构包括芯体衬底，其中所述第一内连线结构在所述第一内连线结构的与所述第一内连线结构的所述第一侧相对的第二侧上包括第二导电连接件及结合接垫；经由所述第二导电连接件将第一半导体器件电耦合到所述第一内连线结构；以及经由第三导电连接件将第二半导体器件电耦合到所述重布线结构的所述第一接垫，所述第一半导体器件位于所述第一内连线结构的与所述第二半导体器件相对的侧上。

本公开的又一态样提供一种半导体器件封装，包括：重布线结构；第一内连线结构，电连接到所述重布线结构的第一侧，其中所述第一内连线结构包括芯体衬底；底部填充材料，位于所述第一内连线结构与所述重布线结构之间；第一半导体封装，结合到所述重布线结构的第二侧；以及第二半导体封装，结合到所述第一内连线结构，所述第二半导体封装位于所述第一内连线结构的与所述第一半导体封装相对的侧上。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。

图1到图5示出根据一些实施例的形成器件封装的中间步骤的剖视图。

图6A示出根据一些实施例的封装区在晶片衬底上的布局的俯视图。