[发明专利]半导体结构及其制备方法、三维存储器

说明书

本公开提供了一种半导体结构及其制备方法、三维存储器、存储系统、电子设备，涉及半导体芯片技术领域，旨在改善相邻两个存储层之间相互串扰的现象。所述半导体结构包括存储堆叠结构、沟道结构和多个第二介质层。所述存储堆叠结构包括交替设置的多个第一介质层和多个栅极层。所述沟道结构贯穿所述存储堆叠结构，沿平行于所述存储堆叠结构所在平面的方向，所述栅极层与所述沟道结构之间的距离，大于所述第一介质层与所述沟道结构之间的距离。沿平行于所述存储堆叠结构所在平面的方向，所述第二介质层位于所述栅极层与所述沟道结构之间。上述半导体结构应用于三维存储器中，以实现数据的读取和写入操作。

技术领域

本公开涉及半导体芯片技术领域，尤其涉及一种半导体结构及其制备方法、三维存储器、存储系统、电子设备。

背景技术

随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2D或者平面NAND闪存的存储密度接近上限。

为克服2D或者平面NAND闪存带来的限制，业界已经研发了具有三维结构的存储器(3D NAND)，通过将存储单元三维地布置在衬底之上来提高存储密度。

目前，通过增加三维存储器的存储层数来增加其存储容量，以满足大数据存储的需求。然而，在三维存储器中，相邻两个存储层(即栅极层)之间会相互串扰，造成横向扩展(lateral spreading)区域电场分布的变化，导致三维存储器的编辑或擦除的速度变慢。

发明内容

本公开的实施例提供一种半导体结构及其制备方法、三维存储器，旨在改善相邻两个存储层之间相互串扰的现象。

为达到上述目的，本公开的实施例采用如下技术方案：

一方面，提供一种半导体结构。所述半导体结构包括存储堆叠结构、沟道结构和多个第二介质层。所述存储堆叠结构包括交替设置的多个第一介质层和多个栅极层。所述沟道结构贯穿所述存储堆叠结构，沿平行于所述存储堆叠结构所在平面的方向，所述栅极层与所述沟道结构之间的距离，大于所述第一介质层与所述沟道结构之间的距离。沿平行于所述存储堆叠结构所在平面的方向，所述第二介质层位于所述栅极层与所述沟道结构之间。

本公开的上述实施例提供的半导体结构，沿平行于存储堆叠结构所在平面的方向，通过使栅极层与沟道结构之间的距离，大于第一介质层与沟道结构之间的距离，以形成凹槽，并通过设置多个第二介质层，每个第二介质层对应一个栅极层，每个第二介质层位于对应的凹槽内，将对应的栅极层与沟道结构隔开，第二介质层可起到调节电场分布的作用。

并且，沿垂直于存储堆叠结构所在平面的方向，相邻两个第二介质层在相邻两个栅极层之间的间隔区域处(即第一介质层靠近沟道结构的一端处)断开，有利于改善相邻的栅极层之间的串扰现象，减小横向扩展区域以及相邻栅极层的间隔区域的电场分布的变化，从而有利于改善存储单元串的初始阈值偏移现象，提高存储单元串的数据保持能力，从而提高三维存储器的编辑或擦除的速度。

在一些实施例中，所述第二介质层的介电常数大于所述第一介质层的介电常数。

在一些实施例中，所述半导体结构还包括接触柱，所述栅极层与所述接触柱对应电连接。其中，除顶层栅极层以外的其余栅极层对应的接触柱，贯穿位于对应栅极层靠近所述顶层栅极层一侧的栅极层。

在一些实施例中，沿平行于所述存储堆叠结构所在平面的方向，所述第二介质层与所述沟道结构之间的距离，与，所述第一介质层与所述沟道结构之间的距离相等。

在一些实施例中，所述第二介质层靠近所述沟道结构的一侧的表面与所述沟道结构接触，所述第二介质层远离所述沟道结构的一侧的表面与所述栅线层接触。

在一些实施例中，所述第二介质层的材料包括氧化铝。