[实用新型]半导体封装结构

说明书

本申请涉及半导体封装结构。根据本申请的一实施例的半导体封装结构，其包括：基板，其具有裸片安装区域；导电图案化层，其形成于所述基板上且具有多个导电迹线，其中所述多个导电迹线包括第一导电迹线；裸片，其安置于所述基板的所述裸片安装区域上且电连接到所述第一导电迹线；底部填充材料，其填充于所述基板和所述裸片之间；以及阻焊图案化层，其形成于所述基板和所述导电图案化层上，其中所述阻焊图案化层包括第一部分，所述第一部分覆盖所述裸片安装区域的角落区域。

技术领域

本申请实施例涉及半导体领域，特别是涉及半导体封装结构。

背景技术

毛细管底部填充料(capillary underfill；简称CUF)的分配(dispensing)可以在各种半导体封装结构，比如使用凸块导线直连(Bump on Trace；简称BOT)技术的倒装芯片(Flip-Chip)封装结构中被发现。在具有CUF的封装结构中，裸片(die)下方的基板(substrate)上的阻焊(solder resist)设计可能会影响CUF分配的流动性(flowability)。例如，传统的全覆盖(full-coverage)阻焊设计会由于CUF分配时不好的流动性导致在裸片中心产生束缚的气泡。移除阻焊层(例如，全开口(full-opened)阻焊设计)可以在CUF分配期间给CUF提供较好的流动性。然而，在基板的暴露的铜表面和CUF填充料之间的粘性是比较低的，这容易在可靠性测试期间引起裸片角落处的脱层(delamination)。

因此，需要提供一种改良的封装结构，其可减少CUF和暴露铜表面的低黏著性问题而不影响CUF分配的流动性。

实用新型内容

本申请实施例的目的之一在于提供一种半导体封装结构，其在增加CUF分配的流动性的同时，可以消除裸片角落处的脱层问题。

本申请的一些实施例提供了一种半导体封装结构，其包括：基板，其具有裸片安装区域；导电图案化(pattern)层，其形成于所述基板上且具有多个导电迹线(trace)，其中所述多个导电迹线包括第一导电迹线；裸片，其安置于所述基板的所述裸片安装区域上且电连接到所述第一导电迹线；底部填充材料(underfill material)，其填充于所述基板和所述裸片之间；以及阻焊(solder resist)图案化层，其形成于所述基板和所述导电图案化层上，其中所述阻焊图案化层包括第一部分，所述第一部分覆盖所述裸片安装区域的角落区域。

在本申请的一些实施例中，半导体封装结构中的所述多个导电迹线包括第二导电迹线，所述第二导电迹线从所述阻焊图案化层的所述第一部分暴露。

在本申请的部分实施例中，半导体封装结构中的所述多个导电迹线中的所述第二导电迹线通过铜柱凸块连接到所述裸片。

在本申请的一些实施例中，半导体封装结构中的基板进一步包括围绕所述裸片安装区域的外围区域，且所述外围区域包括内侧部分和外侧部分；其中所述外围区域的所述内侧部分在所述外围区域的所述外侧部分和所述裸片安装区域之间，且其中所述阻焊图案化层具有第二部分，所述第二部分覆盖所述外围区域的所述外侧部分，且其中所述外围区域的所述内侧部分不被所述阻焊图案化层覆盖。

在本申请的部分实施例中，半导体封装结构中在所述外围区域的所述内侧部分上的所述导电图案化层与所述底部填充材料接触。

在本申请的一些实施例中，半导体封装结构中的所述阻焊图案化层的所述第一部分为三角形。

在本申请的部分实施例中，半导体封装结构中的所述阻焊图案化层的所述第一部分中的每一者的侧边长度是在所述裸片的所述侧边长度的10％至20％的范围内。

在本申请的一些实施例中，半导体封装结构中的所述多个导电迹线中的所述第一导电迹线通过铜柱凸块连接到所述裸片。

附图说明