[发明专利]电子封装件及其制法

说明书

本发明涉及一种电子封装件及其制法，包括一具有多个导电体的电子结构、多个导电柱、一包覆该多个导电体与该多个导电柱的保护层、以及一包覆该电子结构、该保护层与该多个导电柱的包覆层，以当针对该包覆层进行整平制程时，该导电柱与导电体的周围因受该保护层的限制而不会产生铜延展，使该导电柱与该导电体不会向外扩展出丝状结构，故可避免于后续电性检测时发生短路的问题。

技术领域

本发明有关一种半导体装置，尤指一种电子封装件及其制法。

背景技术

为了确保电子产品和通信设备的持续小型化和多功能性，半导体封装需朝尺寸微小化发展，以利于多引脚的连接，并具备高功能性。例如，于先进制程封装中，常用的封装型式如2.5D封装制程、扇出(Fan-Out)布线配合嵌埋桥接(Embedded Bridge)元件的制程(简称FO-EB)等，其中，FO-EB相对于2.5D封装制程具有低成本及材料供应商多等优势。

图1为现有FO-EB的半导体封装件1的剖面示意图。该半导体封装件1于一具有线路层140的基板结构14上设置第一半导体芯片11(经由粘胶12)与多个导电柱13，再以一第一封装层15包覆该第一半导体芯片11与该些导电柱13，之后于该第一封装层15上形成一电性连接该第一半导体芯片11与该些导电柱13的线路结构10，以于该线路结构10上设置多个电性连接该线路结构10的第二半导体芯片16，并以一第二封装层18包覆该些第二半导体芯片16，其中，该线路层140与该线路结构10采用扇出型重布线路层(redistribution layer，简称RDL)的规格，且该第一半导体芯片11作为嵌埋于该第一封装层15中的桥接元件(Bridgedie)，以电性桥接两相邻的第二半导体芯片16。

前述半导体封装件1主要以该基板结构14经由多个焊球17接置于一封装基板1a上，且该些导电柱13电性连接该线路层140，并使该封装基板1a经由焊球19接置于一电路板(图略)上。

然而，现有半导体封装件1中，当该第一封装层15包覆该第一半导体芯片11与该些导电柱13后，会经由研磨方式将大铜柱(即该导电柱13)与该第一半导体芯片11的小铜柱(即导电体110)磨出等高平面，故于研磨过程中，研磨轮或研磨液会将如铜材的软材料沿研磨切线方向拉扯，即所谓的铜延展(Cu burr)，使该导电柱13与该导电体110向外扩展出丝状(burr)结构Z，造成于后续电性检测时发生短路的问题。

因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的种种缺陷，本发明提供一种电子封装件及其制法，可避免于后续电性检测时发生短路的问题。

本发明的电子封装件，包括：包覆层；电子结构，其嵌埋于该包覆层中且具有多个导电体；多个导电柱，其嵌埋于该包覆层中；以及保护层，其嵌埋于该包覆层中并包覆该多个导电体及该多个导电柱，且令该多个导电体的部分表面及该多个导电柱的部分表面外露出该保护层及该包覆层。

本发明还提供一种电子封装件的制法，包括：于一承载件上配置多个导电柱及一具有多个导电体的电子结构；将保护层形成于该电子结构及该多个导电柱上，以令该保护层包覆该多个导电体及该多个导电柱；于该承载件上形成一包覆层，以使该包覆层包覆该电子结构、该保护层与该多个导电柱，且令该多个导电体的端面及该多个导电柱的端部的表面外露出该保护层及该包覆层；以及移除该承载件。

前述的电子封装件及其制法中，还包括整平制程，使该包覆层的一表面齐平该保护层的一表面、该导电柱的端部的表面与该导电体的端面。例如，该整平制程经由研磨方式，移除该保护层的部分材料与该包覆层的部分材料。进一步，该保护层包覆该导电柱的端部的长度大于研磨深度。

前述的电子封装件及其制法中，该多个导电柱相邻的间距小于150微米。

前述的电子封装件及其制法中，该保护层为绝缘材。