[发明专利]半导体器件及其制作方法

说明书

本申请提供一种半导体器件及其制作方法，涉及半导体技术领域，解决半导体器件的电学性能差的技术问题，该半导体器件包括衬底和位于衬底上的介质层；介质层中设有刻蚀停止层和位于刻蚀停止层上的第一金属层，第一金属层至少包裹刻蚀停止层的侧壁；衬底背离介质层的一侧设有通孔，通孔中填充有导电体，导电体贯穿通孔的底部与第一金属层电导通。本申请提供的半导体器件的电学性能好。

技术领域

本申请涉及半导体技术领域，尤其涉及一种半导体器件及其制作方法。

背景技术

随着集成电路设计和制造水平的不断发展，在封装技术领域，普通的2D-IC封装结构会带来线路过长的问题，致使电路的运算速度降低且功耗增加，3D-IC封装结构应运而生。3D-IC封装结构可以有效的减小线路长度，提高运算速度，降低功耗，能够实现更低成本、更快速及更高密度的芯片集成。

3D-IC封装结构中，晶圆堆叠结合之后，需要在键合晶圆中形成通孔，并在通孔中填充导电体以实现不同晶圆之间的互连，通孔穿透衬底(例如硅)和介质层作为多片晶圆连接的通道，通孔由穿透衬底的硅通孔(Trough-Silicon Via，简称TSV)和穿透介质层的介质通孔(Trough Dielectric Via，简称TDV)纵向连接而成，TSV技术是通过在芯片与芯片之间，晶圆与晶圆之间制造垂直导通，实现芯片之间互连的新技术，其能在三维方向使得堆叠密度更大。

然而，相关技术中，通孔的深度及开孔较大，通孔在制作时，易出现刻蚀不够或者过刻蚀现象的发生，半导体器件的电学性能差。

发明内容

鉴于上述问题，本申请实施例提供一种半导体器件及其制作方法，该半导体器件的电学性能好。

为了实现上述目的，本申请实施例提供如下技术方案：

本申请实施例提供一种半导体器件，其包括：衬底和位于衬底上的介质层；所述介质层中设有刻蚀停止层和位于所述刻蚀停止层上的第一金属层，所述第一金属层至少包裹所述刻蚀停止层的侧壁；所述衬底背离所述介质层的一侧设有通孔，所述通孔中填充有导电体，所述导电体贯穿所述通孔的底部与所述第一金属层电导通。

如上所述的半导体器件，所述第一金属层具有包裹所述刻蚀停止层的周向侧壁的第一延伸部。

如上所述的半导体器件，所述第一金属层还包括第二延伸部，所述第二延伸部位于所述刻蚀停止层的背离所述通孔的一侧，所述第一延伸部连接于所述第二延伸部的侧方边缘。

如上所述的半导体器件，所述第二延伸部覆盖所述刻蚀停止层。

如上所述的半导体器件，所述通孔包括开孔和阻挡层，所述阻挡层至少覆盖所述开孔的周向侧壁，且所述阻挡层设置在所述导电体和所述开孔的周向侧壁之间。

如上所述的半导体器件，所述介质层中沿竖直方向还嵌设有至少一层第二金属层，所述第二金属层与所述第一金属层之间电导通。

与相关技术相比，本申请实施例提供的半导体器件至少具有如下优点：

本申请实施例提供的半导体器件中，通过在介质层中设置第一金属层和刻蚀停止层，其中，刻蚀停止层设置在第一金属层靠近衬底的一侧，这样，在衬底背离介质层的一侧制作通孔的过程中，通过刻蚀停止层的位置来控制通孔的深度，能够避免刻蚀不够或者过刻蚀的现象，提高了通孔深度的精确度，从而提高了半导体器件的电学性能；另外，通过使第一金属层至少包裹刻蚀停止层的侧壁，能够降低刻蚀停止层在制作过程中存在的应力，从而改善应力对半导体器件的影响。

第二方面，本申请实施例提供一种半导体器件的制作方法，其包括：提供前端器件，所述前端器件包括衬底和位于所述衬底上的介质层，所述介质层中嵌设有刻蚀停止层和位于所述刻蚀停止层上的第一金属层，所述第一金属层至少包裹所述刻蚀停止层的侧壁；在所述衬底背离所述介质层的一侧形成通孔；在所述通孔中形成导电体，所述导电体贯穿所述通孔的底部并与所述第一金属层电导通。