[发明专利]晶圆测试结构及其制作方法、晶圆

说明书

本申请提供一种晶圆测试结构及其制作方法、晶圆，涉及半导体技术领域，用于解决晶圆测试结构所占用空间较大的技术问题，该晶圆测试结构包括：多个待测电阻、第一测试垫和多个第二测试垫；其中，多个待测电阻层叠设置，且相邻的两个待测电阻之间设置有绝缘层；多个待测电阻的第一端分别与第一测试垫电连接，多个待测电阻与多个第二测试垫一一对应，且每个待测电阻的第二端电连接相对应的一个第二测试垫。通过将各待测电阻的一端共接，将各待测电阻的另一端分别引出并连接第二测试垫，使得各待测电阻共用一个第一测试垫，在保证各待测电阻可以正常测量的基础上，减少了第一测试垫和第二测试垫的总数量，从而减少了测试结构所占用的空间。

技术领域

本申请涉及半导体技术领域，尤其涉及一种晶圆测试结构及其制作方法、晶圆。

背景技术

晶圆(wafer)包括多个晶粒和隔离各晶粒的切割道(scribe line)，在晶粒上形成集成电路后，切割封装之前，需要对晶粒进行挑选测试，通过挑选测试将晶粒分类，将有缺陷或者不具备正常工作能力的晶粒标注上记号，并在切割晶圆时将这些晶粒过过滤出来丢弃，从而避免不良的晶粒进入封装及后续制程。

挑选测试包括晶圆可接受测试(Wafer Acceptance Test，简称WAT)，晶圆可接受测试通常包含多项破坏测试，一般在切割道上制作测试结构(test key)，通过对这些测试结构的检测，从而推断出晶粒中集成电路的元件的工作性能。晶圆可接受测试的重要测试参数包括测试结构中的待测电阻的电阻值。

然而，随着晶粒中集成电路的复杂化，待测电阻数量的增加，导致测试结构所占用的空间较大。

发明内容

鉴于上述问题，本申请实施例提供一种晶圆测试结构及其制作方法、晶圆，用于减少测试结构所占用的空间。

为了实现上述目的，本申请实施例提供如下技术方案：

第一方面，本申请实施例提供一种晶圆测试结构，其包括：多个待测电阻、第一测试垫和多个第二测试垫；其中，多个所述待测电阻层叠设置，且相邻的两个所述待测电阻之间设置有绝缘层；多个所述待测电阻的第一端分别与所述第一测试垫电连接，多个所述待测电阻与多个所述第二测试垫一一对应，且每个所述待测电阻的第二端电连接相对应的一个所述第二测试垫。

本申请实施例提供的晶圆测试结构具有如下优点：

本申请实施例提供的晶圆测试结构中，多个待测电阻层叠设置，相邻的两个待测电阻之间设置绝缘层，以使各待测电子之间电气隔离；多个待测电阻的第一端均电连接于第一测试垫上，多个待测电阻的第二端分别电连接一个第二测试垫。通过将各待测电阻的一端共接，将各待测电阻的另一端分别引出并各连接第二测试垫，使得各待测电阻共用一个第一测试垫，在保证各待测电阻的电阻值可以正常测量的基础上，减少了第一测试垫和第二测试垫的总数量，从而减少了晶圆测试结构所占用的空间，提高了切割道的空间利用率。同时，本申请实施例中将多个待测电阻层叠设置在一个测试结构内，避免了将独立的待测电阻与测试垫进行连接，实现了通过一个层叠的测试结构对多个待测电阻进行测试，进而缩减了待测电阻所占据的面积。

如上所述的晶圆测试结构，所述第一测试垫和多个所述第二测试垫，与多个所述待测电阻中位于顶层的所述待测电阻同层。

如上所述的晶圆测试结构，所述第一测试垫和所述第二测试垫均为铜焊垫。

如上所述的晶圆测试结构，所述绝缘层为氧化硅层。

如上所述的晶圆测试结构，所述待测电阻包括有源区、栅极、电容器和金属层中的一种或者多种。

如上所述的晶圆测试结构，所述有源区设置在阱内，所述阱设置在基底内，所述有源区周向设置有浅沟槽隔离。