[发明专利]扇入型半导体封装装置及其制造方法

说明书

本公开提供了扇入型半导体封装装置及其制造方法，通过设计芯片的导电柱和导电垫不重叠，即分开设计导电柱和导电垫，可以避免放置芯片的力量较大可能导致的线路断裂和脱层的问题；通过设计缓冲层，在后续将扇入型半导体封装装置设置到衬底(例如，基板、主板、印刷线路板等)的过程中，焊料凸块的应力可以通过缓冲层进行释放，进而减少焊料凸块断裂的风险，提高产品可靠性。

技术领域

本公开涉及半导体封装技术领域，具体涉及扇入型半导体封装装置及其制造方法。

背景技术

目前，在制造扇入型半导体封装装置的过程中，如图1所示，芯片(Die)11上形成有导电垫(Conductive Pad)12，导电垫12上形成有导电柱(Conductive Pillar)14，接着进行取放(Pickplace)制程，即利用真空吸嘴吸取芯片11的导电柱14部分后放到胶带20上。在利用真空吸嘴吸取芯片11的导到柱14放到胶带20的放置过程中，如果放置的力量较大可能会导致导电柱14挤压到导电垫12，进而导致芯片11中导电垫12附近的线路断裂，影响芯片11的功能；另外，如果放置的力量较大，还可能导致导电垫12与芯片11之间的脱层(Delamination)。反之，如果放置的力量较小，虽然可避免上面的两个线路断裂和脱层的问题，却可能导致芯片11与胶带20之间的粘着力较低，在后续模封过程中，可能在模流(molding flow)的作用下，芯片11产生偏移(shift)，对芯片与其他元件之间的连接稳定性造成影响。

发明内容

本公开提出了扇入型半导体封装装置及其制造方法。

第一方面，本公开提供了一种扇入型半导体封装装置，包括：

芯片，所述芯片有源面设置有导电垫；

第一重布线层，设置于所述芯片有源面，且电连接所述导电垫；

导电柱，设置于所述第一重布线层且电连接所述第一重布线层，所述导电柱的水平投影与所述芯片有源面设置的导电垫的水平投影之间不重叠；

模封层，包覆所述芯片、所述第一重布线层和所述导电柱，且所述导电柱从所述模封层上表面暴露；

缓冲层，设置于所述导电柱上，且所述缓冲层设置有开口；

焊料凸块，设置于所述缓冲层上且通过所述开口电连接所述导电柱。

在一些可选的实施方式中，所述缓冲层设置于所述焊料凸块的水平投影区内。

在一些可选的实施方式中，所述缓冲层上表面接触所述焊料凸块。

在一些可选的实施方式中，所述缓冲层接触所述模封层上表面。

在一些可选的实施方式中，所述缓冲层下表面与所述模封层上表面共面。

在一些可选的实施方式中，所述缓冲层接触所述导电柱。

在一些可选的实施方式中，所述缓冲层下表面与所述导电柱上表面共面。

在一些可选的实施方式中，所述缓冲层的开口水平截面面积小于所述焊料凸块的水平截面面积。

在一些可选的实施方式中，所述扇入型半导体封装装置还包括：

凸块下金属，设置于所述焊料凸块与所述缓冲层之间，且分别电连接所述焊料凸块和所述导电柱。

在一些可选的实施方式中，所述凸块下金属接触所述缓冲层。

在一些可选的实施方式中，所述凸块下金属的上表面低于所述缓冲层的上表面。

在一些可选的实施方式中，所述扇入型半导体封装装置还包括：

衬底，设置于所述焊料凸块和所述缓冲层上，所述焊料凸块电连接所述衬底。