[发明专利]一种多层芯片叠层组件封装结构及其制备工艺

说明书

本发明公开了一种多层芯片叠层组件封装结构及其制备工艺，属于多层芯片封装技术领域。所述多层芯片叠层组件封装结构包括置于管壳内的多芯片堆叠组件单元和薄膜基板转接板，薄膜基板转接板设于相邻的多芯片堆叠组件单元之间；其中，管壳的底面上设有管壳金导带，薄膜基板转接板上设有转接板金导带；设于薄膜基板转接板上方的多芯片堆叠组件单元通过键合丝与转接板金导带连接，转接板金导带上引出键合丝与管壳金导带连接；底层的多芯片堆叠组件单元上引出键合丝与管壳金导带连接。所述制备工艺采用正向键合工艺和反向键合工艺配合，避免了现有键合工艺限制芯片叠层层数的缺陷，减少了多层芯片叠层组件中键合区的长度要求，达到密封性封装要求。

技术领域

本发明属于多层芯片封装技术领域，涉及一种多层芯片叠层组件封装结构及其制备工艺。

背景技术

三维叠层芯片封装作为一种新的封装形式，推进电子产品向着高密度化、高可靠性、低功耗、高速化以及小型化方向发展。芯片叠层封装技术是把多个芯片在垂直方向上堆叠起来，利用传统的引线键合结构进行互连。常见的三维芯片叠层结构有金字塔型、十字交叉型和悬臂夹层型。金字塔型叠层芯片面积由上到下只能依次增加，十字交叉型叠层芯片键合的引出端只能在芯片的两侧；这两种结构很大程度上限制了叠层的应用。悬臂夹层型叠层结构在芯片之间增加硅垫片进行隔离，并创造下层芯片键合丝引出的空间。

但是，微系统模块质量等级要求较高(H级及以上)，有着气密性封装要求；与敞开式结构叠层应用场景或单一堆叠工艺研发的限制条件不同。本次微系统模块的八层芯片叠层结构组件安装在密封的腔体内，芯片边缘距四周墙体的直线距离固定，且在叠层组件四周有陶瓷墙体的阻碍，在叠层组件生产制造过程中，势必会限定键合设备的运行空间，对键合丝弧度、长度提出了更高的要求，甚至会阻挡键合劈刀的行走路径，导致器件无法完成组装。且随着芯片叠层层数越大、组装密度越高，键合丝的长度就会越长，对微系统模块的尺寸要求就会越大。综上，对于外壳尺寸固定的气密性封装微系统模块而言，三维叠层芯片封装应用受到了很大的限制。

国内外研究多是对芯片堆叠工艺流程的描述，未有对叠层芯片层数与引线键合布线原则、反向运动距离控制等深腔近壁结构应用的相关报道。其中，多芯片叠层组件中关于导带端键合区的长度减少的控制要求暂无有效的解决方法，即无法同时满足小型封装结构的腔体、且达到密封性的要求。因此，研究多芯片叠层组件深腔近壁键合技术对微系统模块电路的设计、生产有着重要的指导意义。

发明内容

为了克服上述现有技术的缺点，本发明的目的在于提供一种多层芯片叠层组件封装结构及其制备工艺，减少了多层芯片叠层组件中键合区的长度要求，同时达到密封性的封装要求。

为了达到上述目的，本发明采用以下技术方案予以实现：

本发明公开了一种多层芯片叠层组件封装结构，包括置于管壳内的多芯片堆叠组件单元和薄膜基板转接板，薄膜基板转接板设于相邻的多芯片堆叠组件单元之间；其中，管壳的管壳基板上设有管壳金导带，薄膜基板转接板上设有转接板金导带；设于薄膜基板转接板上方的多芯片堆叠组件单元通过键合丝与转接板金导带连接，转接板金导带上引出键合丝与管壳金导带连接；底层的多芯片堆叠组件单元上引出键合丝与管壳金导带连接。

优选地，多芯片堆叠组件单元包括至少一个芯片，相邻的芯片之间设有垫片，垫片和芯片粘接固定；每个芯片上分别引出键合丝与管壳金导带或转接板金导带连接。

进一步优选地，垫片厚度为80～200微米，芯片厚度为50～500微米，粘接层厚度为5～50微米。

优选地，多芯片堆叠组件单元设有至少两个。

进一步优选地，当多芯片堆叠组件单元设有两个时，其中一个多芯片堆叠组件单元设于薄膜基板转接板上作为上层单元；另一个多芯片堆叠组件单元设于管壳底面上作为下层单元，下层单元与薄膜基板转接板之间通过垫片粘接连接。