[发明专利]半导体结构的加工方法及半导体结构

说明书

本发明涉及半导体结构制备工艺技术领域，尤其是涉及一种半导体结构的加工方法及半导体结构。加工方法包括在沉积有氮化硅层的堆叠结构上形成光阻层；在掩模版上方设置第一光源和第二光源，第一光源以第一入射角对光阻层进行曝光，第二光源以第二入射角对光阻层进行曝光；显影以形成燕尾槽；以燕尾槽槽口为掩模，对氮化硅层进行等离子体刻蚀；对光阻层进行第一次等离子体处理，以剩余光阻层为掩模，对位于光阻层外部的氮化硅层进行等离子体刻蚀，以在氮化硅层的开口处形成第一个台阶结构；对第N次等离子体处理后剩余的光阻层进行第N+1次处理，以在氮化硅层的开口处形成第N+1个台阶结构；在具有多个台阶的氮化硅层表面形成金属层而不易断裂。

技术领域

本发明涉及半导体结构制备工艺技术领域，尤其是涉及一种半导体结构的加工方法及半导体结构。

背景技术

目前，在半导体结构形成工艺中，通常在砷化镓/铝镓砷（GaAs/AlGaAs）等堆叠结构上形成氮化硅（SiNx）薄膜，采用干法刻蚀工艺，在氮化硅表面形成沟槽，然后在刻蚀后的氮化硅表面蒸镀金属层，由于刻蚀后的氮化硅表面具有尖锐的台阶拐角，导致蒸镀后的金属层在台阶处容易断裂。

发明内容

本发明的目的在于提供一种半导体结构加工方法及半导体结构，以缓解现有技术中存在的由于刻蚀后的氮化硅表面具有尖锐的台阶拐角，导致蒸镀后的金属层在台阶处容易断裂的技术问题。

基于上述目的，本发明提供了一种半导体结构的加工方法，所述加工方法包括以下步骤：

S1.在沉积有氮化硅层的堆叠结构上形成光阻层，所述光阻层位于所述氮化硅层的上表面；

S2.在所述光阻层的上方形成掩模版，所述掩模版与所述光阻层之间间隙设置，在所述掩模版的上方设置第一光源和第二光源，所述第一光源以第一入射角对位于所述掩模版一侧的所述光阻层进行曝光，所述第二光源以第二入射角对位于所述掩模版另一侧的所述光阻层进行曝光；

S3.对曝光后的光阻层进行显影处理，以形成燕尾槽；

S4.以所述燕尾槽的槽口为掩模，以垂直于所述光阻层的方向对所述氮化硅层进行等离子体刻蚀；

S5.对所述光阻层进行等离子体处理，去除设定厚度的光阻层，以剩余的光阻层为掩模，以垂直于所述光阻层的方向对位于所述光阻层外部的氮化硅层进行等离子体刻蚀，以在所述氮化硅层的开口处形成第一个台阶结构；

S6.对第N次等离子体处理后剩余的光阻层进行第N+1次等离子体处理，N的取值范围为[1，2，3，……，n]，n为大于等于1的正整数，去除设定厚度的光阻层，以第N+1次等离子体处理后剩余的光阻层为掩模，以垂直于所述光阻层的方向对位于所述光阻层外部的氮化硅层进行等离子体刻蚀，以在所述氮化硅层的开口处形成第N+1个台阶结构；

S7.去除所述光阻层，并对所述氮化硅层的上表面进行等离子体轰击；

S8.在所述氮化硅层的表面以及所述堆叠结构的外露表面形成金属层。

可选地，在步骤S2中，所述第一入射角的角度为15°~40°，所述第二入射角的角度为15°~40°。

可选地，在步骤S4中，采用含氟气体对所述氮化硅层进行等离子体刻蚀，其中，CHF₃和O₂的体积比为（3~8）:1，压力为6~10mTorr，射频功率为100~180W，蚀刻速率保持在2~6Ångstrom/s。

可选地，在步骤S5中，采用等离子体对所述光阻层进行部分去除，其中，射频功率为30~50W，压力为6~10mTorr，等离子体流量为15~25ccm，光阻去除速率保持在10~30nm/min；时间为1~3min，以使单次光阻去除量为10~90nm。