[发明专利]三维半导体存储器装置

说明书

公开了一种三维半导体存储器装置，包括：含碳层，其位于基板上；多个电极层间电介质层和多个电极层，所述多个电极层间电介质层和所述多个电极层交替地堆叠在所述含碳层上；单元垂直图案，其贯穿电极层间电介质层和电极层中的至少一些；以及半导体图案，其位于单元垂直图案和含碳层之间。基板包括多个第一晶粒。半导体图案包括多个第二晶粒。第二晶粒的平均尺寸小于第一晶粒的平均尺寸。

相关申请的交叉引用

本申请要求于2020年4月8日在韩国知识产权局提交的韩国专利申请No.10-2020-0042500的优先权，其全部公开内容通过引用合并于此。

技术领域

本发明构思涉及三维半导体存储器装置。

背景技术

半导体装置已经高度集成，以满足消费者对高性能和低制造成本的需求。因为半导体装置的集成度是确定产品价格的重要因素，所以越来越需要高集成度。典型的二维或平面半导体装置的集成度主要由单位存储器单元所占据的面积决定，因此，形成精细图案的技术水平很大地影响集成度。然而，增加图案精细度所需的极其昂贵的处理设备可能在提高二维或平面半导体装置的集成度方面设置实际限制。因此，已经提出了具有三维排列的存储器单元的三维半导体存储器装置。

发明内容

本发明构思的一些示例实施例提供了具有提高的可靠性的三维半导体存储器装置。

本发明构思的目的不限于上述目的，并且本领域技术人员从以下描述将清楚地理解以上未提及的其它目的。

根据本发明构思的一些示例实施例，三维半导体存储器装置可以包括：含碳层，其位于基板上；多个电极层间电介质层和多个电极层，所述多个电极层间电介质层和所述多个电极层交替地堆叠在含碳层上；单元垂直图案，其贯穿电极层间电介质层和电极层中的至少一些；以及半导体图案，其位于单元垂直图案和含碳层之间。基板可以包括多个第一晶粒。半导体图案可以包括多个第二晶粒。第二晶粒的平均尺寸可以小于第一晶粒的平均尺寸。

根据本发明构思的一些示例实施例，三维半导体存储器装置可以包括：外围电路结构；基板和含碳层，所述基板和所述含碳层顺序地堆叠在外围电路结构上；堆叠结构，其位于含碳层上，堆叠结构包括交替地堆叠的多个电极层间电介质层和多个电极层；单元垂直图案，其贯穿堆叠结构的至少一部分；栅极电介质层，其位于单元垂直图案和电极层之间；以及源极接触插塞，其与单元垂直图案间隔开，源极接触插塞贯穿堆叠结构并且接触含碳层。含碳层中的碳的浓度可以在约3at％至约15at％的范围内。

根据本发明构思的一些示例实施例，三维半导体存储器装置可以包括：外围电路结构；基板和含碳层，所述基板和所述含碳层顺序地堆叠在外围电路结构上；堆叠结构，其位于含碳层上，堆叠结构包括交替堆叠的多个电极层间电介质层和多个电极层；单元垂直图案，其贯穿堆叠结构的至少一部分；以及半导体图案，其位于单元垂直图案和含碳层之间。基板和半导体图案中的每一个可以包括多晶硅层。基板可以包括多个第一晶粒边界。半导体图案可以包括多个第二晶粒边界。第二晶粒边界的密度可以大于第一晶粒边界的密度。

附图说明

图1A示出了示出根据本发明构思的一些示例实施例的三维半导体存储器装置的框图。

图1B示出了示出根据本发明构思的一些示例实施例的三维半导体存储器装置的电路图。

图2示出了示出根据本发明构思的一些示例实施例的三维半导体存储器装置的平面图。

图3A示出了沿示出根据本发明构思的一些示例实施例的三维半导体存储器装置的图2的线A-A’截取的截面图。

图3B示出了沿示出根据本发明构思的一些示例实施例的三维半导体存储器装置的图2的线B-B’截取的截面图。

图4A示出了示出图3B的区段P1的放大图。

图4B示出了示出图3B的区段P2的放大图。