[发明专利]半导体元件及其制作方法

说明书

本发明公开一种半导体元件及其制作方法，其中该半导体元件包括一基底，包括一P型元件区以及一N型元件区，其中该P型元件区包括锗掺杂。一第一栅极介电层位于该P型元件区上。一第二栅极介电层位于该N型元件区上。该第一栅极介电层与该第二栅极介电层是通过相同氧化制作工艺同时形成，且该第一栅极介电层包括氮掺杂，该第二栅极介电层不包括该氮掺杂。

技术领域

本发明涉及一种制作半导体元件及其制作方法，特别是涉及一种互补式金属氧化物半导体元件及其制作方法。

背景技术

互补式金属氧化物半导体(Complementary Metal-Oxide-Semiconductor,CMOS)是一种集成电路制作工艺，可在硅晶片上整合制作出特性上具有互补性的P型金属氧化物半导体晶体管(P-MOSFET)和N型金属氧化物半导体晶体管(N-MOFETS)，常用来制作微处理器(microprocessor)，微控制器(microcontroller)，静态随机存取存储器(SRAM)与其他数字逻辑电路。

整合制作P-MOSFET和N-MOSFET的过程中，常包括对基底的不同区域注入不同掺杂(dopants)的步骤，以能分别达到P-MOSFET和N-MOSFET的电性要求。然而，不同的掺杂条件会导致热氧化步骤时不同元件区域具有不同的氧化速率。氧化速率不同造成的氧化层厚度差异会随着厚度增加而逐渐累积，因此在制作厚度高达几百埃甚至几微米(μm)的高压元件的栅极氧化层时特别明显。栅极氧化层厚度差异不仅影响到后续整合制作P-MOSFET和N-MOSFET的制作工艺余裕度(process window)，也不易兼顾两者的电性要求。

发明内容

有鉴于上述问题，本发明目的在于提供一种半导体元件及其制作方法，其特别在基底的PMOS元件区注入锗(germanium)掺杂和氮(nitrogen)掺杂，可使PMOS元件区的氧化速率较接近不包括锗掺杂和氮掺杂的NMOS元件区，可获得较一致的栅极介电层厚度。

本发明一实施例提供了一种半导体元件，其包括一基底，包括一P型元件区以及一N型元件区，其中该P型元件区包括锗掺杂。一第一栅极介电层位于该P型元件区上。一第二栅极介电层位于该N型元件区上，其中该第一栅极介电层与该第二栅极介电层是通过相同氧化制作工艺同时形成，且该第一栅极介电层包括氮掺杂，该第二栅极介电层不包括该氮掺杂。

本发明另一实施例提供了一种半导体元件的制作方法，包括以下步骤。首先提供一基底，包括一P型元件区以及一N型元件区。接着在该P型元件区中形成一掺杂层，该掺杂层的一上部包括氮掺杂，该掺杂层的一下部包括锗掺杂。然后进行一第一氧化制作工艺，以于该P型元件区的该掺杂层上形成一第一氧化层以及于该N型元件区的该基底上形成一第二氧化层。后续，进行一第二氧化制作工艺，穿过该第一氧化层及该第二氧化层以氧化该基底，而分别在该P型元件区上形成一第一栅极介电层以及在该N型元件区上形成一第二栅极介电层，其中该第一栅极介电层包括该氮掺杂。

附图说明

图1至图8为本发明第一实施例的半导体元件的制作方法的步骤示意图。

主要元件符号说明

100 基底

101 交界处

102 垫层

104 硬掩模层

110 图案化掩模层

131 表面

100P P型元件区

100N N型元件区

100R 周边区

112 掺杂层

112-1 上部

112-2 中间部