[发明专利]半导体结构及其制作方法

说明书

本发明实施例提供一种半导体结构及其制作方法，半导体结构包括：基底、位于所述基底上的位线结构以及位于所述位线结构相对两侧的电容接触孔；隔离侧墙，所述隔离侧墙位于所述位线结构与所述电容接触孔之间，且位于所述位线结构相对两侧的所述隔离侧墙之间具有空隙隔离层，所述空隙隔离层位于所述位线结构上，所述空隙隔离层内具有第一空隙，所述隔离侧墙与所述空隙隔离层之间具有第二空隙。本发明有利于减小半导体结构的寄生电容。

技术领域

本发明实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。

背景技术

随着半导体集成电路特征尺寸的不断减小，对动态随机存取存储器(DynamicRandom Access Memory，DRAM)制程的制作工艺提出了更高的要求。

具体地，随着特征尺寸的不断缩小，相邻导体之间的间距越来越小，隔离相邻导体的介电层的厚度越来越薄。在介电层的介电常数不变的情况下，介电层的厚度越薄，相邻导体之间的寄生电容问题越严重。

发明内容

本发明实施例提供一种半导体结构及其制作方法，有利于减小半导体结构的寄生电容。

为解决上述问题，本发明实施例提供一种半导体结构，包括：基底、位于所述基底上的位线结构以及位于所述位线结构相对两侧的电容接触孔；隔离侧墙，所述隔离侧墙位于所述位线结构与所述电容接触孔之间，且位于所述位线结构相对两侧的所述隔离侧墙之间具有空隙隔离层，所述空隙隔离层位于所述位线结构上，所述空隙隔离层内具有第一空隙，所述隔离侧墙与所述空隙隔离层之间具有第二空隙。

另外，所述第二空隙还位于所述隔离侧墙和所述位线结构之间。

另外，所述半导体结构还包括：牺牲侧墙，所述牺牲侧墙位于所述隔离侧墙与所述位线结构之间，所述牺牲侧墙覆盖所述位线结构的导电层侧壁，所述第二空隙暴露所述牺牲侧墙顶面。

另外，所述空隙隔离层顶面低于所述隔离侧墙顶面。

另外，所述第一空隙和所述第二空隙在平行于所述位线结构的延伸方向上延伸。

另外，在垂直于所述基底表面的方向上，所述第一空隙的厚度小于等于100nm。

相应地，本发明实施例还提供一种半导体结构的制作方法，包括：提供基底和位于所述基底上的位线结构，所述位线结构包括顶层介质层，所述位线结构相对两侧具有电容接触孔；形成覆盖所述顶层介质层侧壁的牺牲侧墙；去除至少部分所述顶层介质层，形成第一空隙；进行沉积工艺，以形成具有所述第一空隙的空隙隔离层；形成覆盖所述牺牲侧墙的隔离侧墙，并去除至少部分所述牺牲侧墙，以形成位于所述隔离侧墙和所述空隙隔离层之间的第二空隙。

另外，形成所述空隙隔离层的工艺步骤包括：形成覆盖所述顶层介质层顶面和所述牺牲侧墙侧壁的包围层，所述包围层内具有所述第一空隙；形成封堵所述第一空隙顶部开口的第一封口层，所述第一封口层与所述包围层构成所述空隙隔离层。

另外，形成所述第一封口层的沉积速率大于形成所述包围层的沉积速率。

另外，所述去除至少部分所述牺牲侧墙，包括：去除部分所述牺牲侧墙，剩余所述牺牲侧墙覆盖所述位线结构的导电层侧壁。

另外，所述空隙隔离层顶面低于所述隔离侧墙顶面；在形成所述第二空隙之后，形成封堵所述第二空隙顶部开口的第二封口层，所述第二封口层覆盖所述空隙隔离层顶面。

与现有技术相比，本发明实施例提供的技术方案具有以下优点：

上述技术方案中，提供了一种新的半导体结构，空隙隔离层内具有第一空隙，空隙隔离层和隔离侧墙之间具有第二空隙，第一空隙和第二空隙的设置有利于减小相对的电容接触窗之间的介电层的介电常数，从而减小电容接触窗之间的寄生电容。