[发明专利]半导体元件及其制作方法

说明书

本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为先形成一栅极结构于基底上，然后形成一间隙壁于栅极结构旁，形成凹槽于间隙壁旁，修整部分间隙壁，再形成一外延层于凹槽内。半导体元件又包含第一突起部设于外延层一侧以及第二突起部设于外延层另一侧，其中第一突起部包含一V形设于间隙壁下方且V形的夹角大于30度以及小于90度。

技术领域

本发明涉及一种制作半导体元件的方法，尤其是涉及一种于形成外延层前利用蚀刻制作工艺修整间隙壁的方法。

背景技术

为了能增加半导体结构的载流子迁移率，可以选择对于栅极通道施加压缩应力或是伸张应力。举例来说，若需要施加的是压缩应力，现有技术常利用选择性外延成长(selective epitaxial growth,SEG)技术于一硅基底内形成晶格排列与该硅基底相同的外延结构，例如硅锗(silicon germanium,SiGe)外延结构。利用硅锗外延结构的晶格常数(lattice constant)大于该硅基底晶格的特点，对P型金属氧化物半导体晶体管的通道区产生应力，增加通道区的载流子迁移率(carrier mobility)，并用于增加金属氧化物半导体晶体管的速度。反之，若是N型半导体晶体管则可选择于硅基底内形成硅碳(siliconcarbide,SiC)外延结构，对栅极通道区产生伸张应力。

现今以外延成长方式形成具有外延层的MOS晶体管过程中通常会先于成长外延层之前利用轻掺杂离子注入制作工艺于间隙壁两侧的基底内形成轻掺杂漏极，然而以离子注入制作工艺形成轻掺杂漏极的作法不容易精准控制轻掺杂漏极的浓度分布并容易造成漏电及短通道效应(short channel effect,SCE)。因此，如何改良现有制作工艺技术以解决现有瓶颈即为现今一重要课题。

发明内容

本发明一实施例揭露一种制作半导体元件的方法，其主要先形成一栅极结构于基底上，然后形成一间隙壁于栅极结构旁，形成凹槽于间隙壁旁，修整部分间隙壁，再形成一外延层于凹槽内。半导体元件又包含第一突起部设于外延层一侧以及第二突起部设于外延层另一侧，其中第一突起部包含一V形设于间隙壁下方且V形的夹角大于30度以及小于90度。

本发明另一实施例揭露一种半导体元件，其主要包含一栅极结构设于基底上、一间隙壁设于栅极结构旁以及一外延层设于间隙壁旁，其中外延层包含一突起部具有一大于30度的夹角位于该间隙壁下方。

本发明又一实施例揭露一种半导体元件，其主要包含一栅极结构设于基底上、一间隙壁设于栅极结构旁、第一外延层设于间隙壁旁、第二外延层设于第一外延层上以及第三外延层设于第二外延层上，其中第二外延层包含V形。

附图说明

图1至图6为本发明一实施例制作一半导体元件的方法示意图；

图7为本发明一实施例的一半导体元件的结构示意图。

主要元件符号说明

12:基底

14:栅极结构

16:栅极结构

18:栅极介电层

20:栅极材料层

22:硬掩模

24:轻掺杂漏极

26:袋状掺杂区

28:间隙壁

30:间隙壁

32:凹槽

34:孔洞

36:凹槽

38:缓冲层

40:外延层

42:第一突起部