[发明专利]具有直通时钟迹线的半导体封装和相关联的装置、系统及方法

说明书

本文中公开具有直通时钟迹线的半导体封装和相关联的装置、系统以及方法。在一个实施例中，一种半导体装置包含：封装衬底，其包含具有多个衬底触点的第一表面；第一半导体裸片，其具有附接到所述封装衬底的所述第一表面的下部表面；以及第二半导体裸片，其堆叠在所述第一半导体裸片的顶部上。所述第一半导体裸片包含含有第一导电触点的上部表面，且所述第二半导体裸片包含第二导电触点。第一电连接件将所述多个衬底触点中的第一个电耦合到所述第一导电触点和所述第二导电触点，且第二电连接件将所述多个衬底触点中的第二个电耦合到所述第一导电触点和所述第二导电触点。

相关申请的交叉引用

本申请案要求2018年12月31日申请的美国临时专利申请案第62/787,012号的优先权，所述申请案的公开内容以全文引用的方式并入本文中。

技术领域

本公开大体上涉及半导体装置。特定来说，本发明技术涉及包含具有直通时钟迹线的双裸片封装(DDP)半导体封装的半导体装置和相关联的系统及方法。

背景技术

微电子装置通常具有一或多个裸片(即，一或多个芯片)，所述一或多个裸片包含具有高密度的极小组件的集成电路。通常，裸片包含电耦合到集成电路的接合垫阵列。接合垫为外部电触点，供应电压、信号等通过所述接合垫发射到集成电路并从集成电路发射。在形成裸片之后，“封装”裸片以将接合垫耦合到可较容易地耦合到各种电力供应线、信号线和接地线的较大电端子阵列。

发明内容

本公开的一个方面提供一种半导体装置，其包括：封装衬底，其包含具有多个衬底触点的第一表面；第一半导体裸片，其具有附接到封装衬底的第一表面的下部表面和包含第一导电触点的上部表面；第二半导体裸片，其堆叠在第一半导体裸片的顶部上且包含第二导电触点；第一电连接件，其将多个衬底触点中的第一个电耦合到第一导电触点和第二导电触点；以及第二电连接件，其将多个衬底触点中的第二个电耦合到第一导电触点和第二导电触点，其中多个衬底触点中的第一个和第二个安置为邻近第一半导体裸片的不同边缘。

本公开的另一方面提供一种制造半导体装置的方法，所述方法包括：形成封装衬底，所述封装衬底包含具有多个衬底触点的第一表面；在封装衬底的第一表面上方安置第一半导体裸片，所述第一半导体裸片具有附接到封装衬底的第一表面的下部表面和包含第一导电触点的上部表面；在第一半导体裸片上方安置第二半导体裸片，所述第二半导体裸片包含第二导电触点；以及形成第一电连接件，所述第一电连接件将多个衬底触点中的第一个耦合到第一导电触点和第二导电触点；以及形成第二电连接件，所述第二电连接件将多个衬底触点中的第二个耦合到第一导电触点和第二导电触点，其中多个衬底触点中的第一个和第二个安置为邻近第一半导体裸片的不同边缘。

本公开的另一方面提供一种半导体系统，其包括：印刷电路板(PCB)，所述PCB包含时钟迹线和电耦合到所述时钟迹线的多个电触点；以及多个半导体装置，其经由PCB的多个电触点中的相应者电耦合到PCB，其中多个半导体装置中的每一半导体装置包含——封装衬底，所述封装衬底包含具有多个衬底触点的第一表面；第一半导体裸片，其具有附接到封装衬底的第一表面的下部表面和包含第一导电触点的上部表面；第二半导体裸片，其堆叠在第一半导体裸片的顶部上且包含第二导电触点；第一电连接件，其将多个衬底触点中的第一个电耦合到第一导电触点和第二导电触点，以及第二电连接件，其将多个衬底触点中的第二个电耦合到第一导电触点和第二导电触点，其中多个衬底触点中的第一个和第二个安置为邻近第一半导体裸片的不同边缘。

附图说明

参照下图可以更好地理解本公开的许多方面。图中的组件未必按比例绘制。实际上，重点是清楚地说明本公开的原理。图式不应被视为将本公开限制于所描绘的特定实施例，而是仅用于解释和理解。

图1A和1B为分别说明半导体装置和双列直插式存储器模块(DIMM)中的半导体装置的布置的截面图。