[发明专利]一种半导体结构及其制作方法

说明书

本发明提供一种半导体结构及其制作方法，该方法包括以下步骤：提供一衬底，所述衬底上形成有层堆叠结构，所述层堆叠结构中设有多个沟道孔，所述沟道孔自所述层堆叠结构顶面开口，并往所述层堆叠结构底面方向延伸；形成栅介质膜层于所述沟道孔的侧壁与底面；形成屏障层于所述栅介质膜层表面；形成沟道材料层于所述屏障层表面。本发明的半导体结构及其制作方法在栅介质膜层与沟道材料层之间增加了屏障层，相对于栅介质膜层中的隧穿层，该屏障层具有更高的势垒高度、更大的致密度及更少的陷阱能级，使得存储器件在数据保持过程中，阻挡电子的能力进一步增强，有效避免了电子从隧穿层中逸出，从而改善了存储器件的IVS问题，提高了数据保持力。

技术领域

本发明属于半导体集成电路领域，涉及一种半导体结构及其制作方法。

背景技术

现有的存储器制作工艺中，通常在阻挡层-存储层-隧穿层的栅介质膜层沉积后直接沉积沟道孔多晶硅层，使得数据保持过程中阻挡电子从隧穿层逃逸的能力变弱，进而降低器件性能，特别是导致严重的初始阈值偏移(Initial Threshold Shift，简称IVS)问题和较差的数据保持力等，其中，IVS指的是在短时间(一般是1s内)的阈值电压的变化。

因此，如何设计一种新的半导体结构及其制作方法，以改善上述问题，成为本领域技术人员亟待解决的一个重要技术问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制作方法，用于解决现有技术中电子容易从隧穿层逃逸，导致器件性能降低的问题。

为实现上述目的及其他相关目的，本发明提供一种半导体结构的制作方法，包括以下步骤：

提供一衬底，所述衬底上形成有层堆叠结构，所述层堆叠结构中设有多个沟道孔，所述沟道孔自所述层堆叠结构顶面开口，并往所述层堆叠结构底面方向延伸；

形成栅介质膜层于所述沟道孔的侧壁与底面；

形成屏障层于所述栅介质膜层表面；

形成沟道材料层于所述屏障层表面。

可选地，所述栅介质膜层自所述沟道孔壁往所述屏障层方向依次包括阻挡层、存储层及隧穿层。

可选地，所述屏障层的势垒高度大于所述隧穿层的势垒高度，所述屏障层的致密度大于所述隧穿层的致密度，所述屏障层的陷阱能级少于所述隧穿层的陷阱能级。

可选地，所述阻挡层包括氧化硅层及高介电常数(K)材料层中的至少一种，所述隧穿层包括氧化硅层、含N、O、Si元素的膜层及高介电常数(K)材料层中的至少一种，所述高介电常数(K)材料层的介电常数大于3.9，所述存储层包括多陷阱态材料，且所述存储层的势垒高度低于所述阻挡层的势垒高度及所述隧穿层的势垒高度。

可选地，所述屏障层的材质包括氧化物。

可选地，采用机台原位水汽生成氧化法形成所述屏障层。

可选地，所述屏障层的厚度不低于一个原子层厚度。

可选地，所述衬底中形成有下接触部，所述下接触部贯穿所述衬底与所述层堆叠结构之间的界面，所述沟道孔的底部延伸至所述下接触部的顶面。

可选地，形成所述屏障层之后，还包括形成接触孔于所述沟道孔底部的步骤，所述接触孔贯穿所述沟道孔底部的所述屏障层及所述栅介质膜层以暴露出所述下接触部的至少一部分，所述沟道材料层与所述下接触部的暴露表面连接。

可选地，还包括形成绝缘介质层于所述沟道材料层表面的步骤，所述绝缘介质层填充于所述接触孔及所述沟道孔中，且所述绝缘介质层的顶面低于所述层堆叠结构的顶面。

可选地，还包括形成上接触部于所述沟道孔中的步骤，所述上接触部位于所述绝缘介质层上方，并与所述沟道材料层连接。