[发明专利]半导体封装装置及其制造方法

说明书

一种半导体封装装置包含电路层、第一组堆叠组件、第一导电线、空间和电子组件。所述第一组堆叠组件安置于所述电路层上。所述第一导电线电连接所述第一组堆叠组件。所述空间界定于所述第一组堆叠组件与所述电路层之间。所述空间容纳所述第一导电线。所述电子组件安置于所述空间中。

技术领域

本公开大体上涉及一种半导体封装装置，且更确切地说，本公开涉及一种包含堆叠组件的半导体封装装置及其制造方法。

背景技术

当将逻辑集成电路(IC)(例如控制器和存储器裸片堆叠)封装到半导体封装中时，通常采用并排布置，这可妨碍半导体封装的小型化。另外，连接存储器裸片堆叠和衬底的线路所必需的空间也妨碍半导体封装的小型化。

发明内容

一方面，根据一些实施例，一种半导体封装装置包含电路层、第一组堆叠组件、第一导电线、空间和电子组件。所述第一组堆叠组件安置于所述电路层上。所述第一导电线电连接所述第一组堆叠组件。所述空间界定于所述第一组堆叠组件与所述电路层之间。所述空间容纳所述第一导电线。所述电子组件安置于所述空间中。

另一方面，根据一些实施例，一种半导体封装装置包含电路层、第一组堆叠芯片、第一导电线、第二导电线和第一绝缘层。所述第一组堆叠芯片安置于所述电路层上。所述第一组堆叠芯片包含第一芯片以及安置于所述第一芯片上的第二芯片。所述第一导电线电连接到所述第一芯片。所述第二导电线电连接到所述第二芯片。所述第一绝缘层包封所述第一组堆叠芯片、所述第一导电线的一部分以及所述第二导电线的一部分。所述第一导电线包含从所述第一绝缘层暴露且电连接到所述电路层的端子。所述第二导电线包含从所述第一绝缘层暴露且电连接到所述电路层的第一端子。

在又一方面中，根据一些实施例，一种制造半导体封装装置的方法包含：提供具有第一组堆叠组件的载体；接合所述第一组堆叠组件上的第一导电线；形成第一绝缘材料来包封所述第一组堆叠组件和所述第一导电线；在所述第一绝缘材料中形成凹进部分；以及将电子组件安置在所述凹进部分中。

附图说明

当结合附图阅读时，从以下详细描述最好地理解本公开的各方面。应注意，各种特征可能未按比例绘制，且附图中所描绘特征的尺寸可能出于论述的清楚起见而任意增大或减小。

图1A说明根据本公开的一些实施例的半导体封装装置的横截面图。

图1B说明图1A中的半导体封装装置的一部分的放大图。

图2A说明根据本公开的一些实施例的半导体封装装置的横截面图。

图2B说明图2A中的半导体封装装置的一部分的放大图。

图2C说明图2A中的半导体封装装置的一部分的放大图。

图3A说明根据本公开的一些实施例的半导体封装装置的横截面图。

图3B说明图3A中的半导体封装装置的一部分的放大图。

图3C说明根据本公开的一些实施例的半导体封装装置的一部分的放大图。

图4说明根据本公开的一些实施例的半导体封装装置的横截面图。

图5A、图5B、图5C、图5D、图5E、图5F、图5G、图5H、图5I、图5J和图5K是根据本公开的一些实施例的在各个阶段制造的半导体封装设备的横截面图。

图6A、图6B、图6C、图6D、图6E、图6F、图6G、图6H和图6I是根据本公开的一些实施例的在各阶段处所制造的半导体封装装置的横截面图。

图7A、图7B、图7C、图7D、图7E、图7F、图7G、图7H和图7I是根据本公开的一些实施例的在各个阶段制造的半导体封装装置的横截面图。