[发明专利]集成填料电容器单元器件以及对应的制造方法

说明书

本公开的实施例涉及集成填料电容器单元器件以及对应的制造方法。半导体区域包括：隔离区域，该隔离区域界定出半导体区域的工作区。沟槽位于工作区中并且进一步延伸到隔离区域中。沟槽被通过隔离围闭件与工作区绝缘的导电中心部填充。覆盖区域被定位成至少覆盖已填充沟槽的第一部分，其中第一部分位于工作区中。介电层与已填充沟槽接触。金属硅化物层至少位于在已填充沟槽的第二部分的导电中心部上，其中第二部分未被覆盖区域覆盖。

优先权要求

本申请要求2018年1月9日提交的法国专利申请第1850157号的优先权权益，其内容在法律允许的最大程度下通过整体引用并入于此。

技术领域

实施例和应用涉及集成电路，特别是占用集成电路的间隔并且可以例如，用作去耦电容器的填料电容器单元(或者“填料电容器”)。

背景技术

填料电容器单元通常尤其用于集成电路的逻辑部分中。如在图1(图1是集成电路的部分的俯视图)中示出的，集成电路的逻辑部分LG包括n型半导体阱NW和p型半导体阱PW的交替，其中，形成了通过互补技术(CMOS)制造的逻辑门。

出于架构原因，逻辑部分LG包括空的间隔，在这些空的间隔中没有形成逻辑门。此外，在这些空的间隔中形成填料电容器单元FC，以优化对逻辑部分的表面的使用。例如，使用填料电容器单元FC来补充位于逻辑部件LG的边缘处的去耦电容器DECAP，该去耦电容器DECAP的整体尺寸通常已经很大。

图2示出了包括沟槽20的填料电容器单元200的截面图，沟槽20被填充有由隔离围闭件22包围的导电材料21。沟槽20位于集成电路的逻辑部分LG的阱NW的工作区中。工作区是未被浅隔离沟槽STI覆盖的区域，并且通常旨在接纳集成电路的有源元件(诸如，晶体管)。

阱NW形成电容器的第一电极E1，旨在耦合至电源电压，并且填充沟槽20的导电材料21形成该电容器的第二电极E2，旨在耦合至参考电压。

衬底或者阱PW通常被连接至第二电极E2，与阱NW形成反向二极管以防止电容器200的两个电极E1、E2之间发生电流泄漏。使用沟槽20的这种类型的架构比第二电极覆盖阱NW的工作区的表面的传统架构提供了更好的表面电容。然而，硅化步骤(即，金属硅化物层的形成)是制造方法的基本部分，在工作区的暴露部分的表面上以及填充沟槽20的导电材料21的表面上产生金属硅化物的膜28。

虽然金属硅化物的膜28相对较厚(例如，8至10nm)，但是由于表面边缘效应，金属硅化物膜28使将阱NW和填充沟槽20的导电材料21分开的隔离围闭件22短路(29)。

短路29减少了表面电容，并且导致电容器200的两个电极E1、E2之间发生较高的电流泄漏。

因此，需要克服这些缺点以及提出一种尽可能减少电流泄漏的紧凑的填料电容器单元器件。

发明内容

在实施例中，一种集成电路包括至少一个域，该至少一个域包括至少一个填料电容器单元器件，所述器件包括：第一半导体区域；隔离区域，该隔离区域界定出第一半导体区域的工作区；至少一个沟槽，该至少一个沟槽位于所述工作区中并且延伸到隔离区域中，沟槽具有由隔离围闭件包围的中心导电部；覆盖区域，该覆盖区域至少覆盖所述沟槽的第一部分，所述沟槽的第一部分是位于所述工作区中的部分，覆盖区域包括与所述沟槽接触的至少一个介电层；金属硅化物层，该金属硅化物层至少位于所述沟槽的第二部分的中心部上，所述沟槽的第二部分是未被覆盖区域覆盖的部分；第一半导体区域中的第一触点，该第一触点形成器件的第一电极；以及所述沟槽的第二部分的中心部的金属硅化物层上的第二触点。

因此，在覆盖区域覆盖中心部的情况下(至少在中心部的位于工作区中的部分上)，保护器件免于在工作区的表面金属硅化物层与中心部的表面金属硅化物层之间发生短路。