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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]用于检测集成电路中的差分故障分析攻击和对衬底的减薄的方法以及相关集成电路-CN201811180294.5有效
发明人： A·萨拉菲亚诺斯;A·马扎基 -专利权人：意法半导体(鲁塞)公司
申请日： 2018-10-10 - 公布日： 2023-09-08 - 主分类号： H01L23/00 文献下载
摘要：集成电路包括具有背面的半导体衬底。衬底内的第一半导体阱包括电路部件。衬底内的第二半导体阱与第一半导体阱和衬底的其余部分绝缘。第二半导体阱提供了检测设备，该检测设备是可配置的并且被设计为在第一配置中检测经由衬底的背面对衬底的减薄，并且在第二配置中检测通过向集成电路中的故障注入而进行的DFA攻击。
用于检测集成电路中的故障分析攻击衬底方法以及相关

[发明专利]具有垂直结构电容元件的集成电路及其制造方法-CN202310448658.8在审
发明人： A·马扎基;A·雷尼耶;S·尼埃尔;Q·休伯特;T·卡鲍特 -专利权人：意法半导体（克洛尔2）公司;意法半导体(鲁塞)公司
申请日： 2018-08-27 - 公布日： 2023-07-14 - 主分类号： H10B41/30 文献下载
摘要：本公开的实施例涉及具有垂直结构电容元件的集成电路及其制造方法。电容元件包括从第一侧垂直延伸到阱中的沟槽。沟槽填充有包覆有绝缘包层的导电中心部分。电容元件还包括：第一导电层，覆盖位于第一侧上的第一绝缘层；以及第二导电层，覆盖位于第一导电层上的第二绝缘层。导电中心部分和第一导电层电连接以形成电容元件的第一电极。第二导电层和阱电连接以形成电容元件的第二电极。绝缘包层、第一绝缘层和第二绝缘层形成电容元件的介电区域。
具有垂直结构电容元件集成电路及其制造方法

[发明专利]具有垂直结构电容元件的集成电路及其制造方法-CN201810981962.8有效
发明人： A·马扎基;A·雷尼耶;S·尼埃尔;Q·休伯特;T·卡鲍特 -专利权人：意法半导体（克洛尔2）公司;意法半导体(鲁塞)公司
申请日： 2018-08-27 - 公布日： 2023-05-12 - 主分类号： H10B41/30 文献下载
摘要：本公开的实施例涉及具有垂直结构电容元件的集成电路及其制造方法。电容元件包括从第一侧垂直延伸到阱中的沟槽。沟槽填充有包覆有绝缘包层的导电中心部分。电容元件还包括：第一导电层，覆盖位于第一侧上的第一绝缘层；以及第二导电层，覆盖位于第一导电层上的第二绝缘层。导电中心部分和第一导电层电连接以形成电容元件的第一电极。第二导电层和阱电连接以形成电容元件的第二电极。绝缘包层、第一绝缘层和第二绝缘层形成电容元件的介电区域。
具有垂直结构电容元件集成电路及其制造方法

[实用新型]包括电容元件的集成电路-CN202220927460.9有效
发明人： A·马扎基 -专利权人：意法半导体(鲁塞)公司
申请日： 2022-04-20 - 公布日： 2023-04-07 - 主分类号： H10N97/00 文献下载
摘要：本公开的实施例涉及包括电容元件的集成电路。电容元件包括由轮廓界定的第一导电层和覆盖第一导电层的低压电介质层。第二导电层覆盖低压电介质层并且包括：第一部分，位于第一导电层的中心区域之上，形成第一电容器电极；以及第二部分，位于第一导电层的整个轮廓的内边界处的第一导电层之上，并且位于第一导电层的整个轮廓的外边界处的正面之上。第二导电层的第一部分和第二部分通过延伸穿过第二导电层的环形开口电分离。第一导电层电连接到第二导电层的第二部分以形成第二电容器电极。利用本公开的实施例有利地增加电容元件，特别是电压线性电容元件的每单位面积的电容值，同时避免上述的集成电路在使用中和制造期间的降级风险。
包括电容元件集成电路

[发明专利]包括标准单元以及至少一个电容性填充结构的集成电路-CN202211129436.1在审
发明人： A·马扎基;J-M·瓦赞 -专利权人：意法半导体(鲁塞)公司
申请日： 2022-09-16 - 公布日： 2023-03-21 - 主分类号： H01L21/8238 文献下载
摘要：本公开的实施例涉及包括标准单元以及至少一个电容性填充结构的集成电路。一种集成电路包括逻辑部分，所述逻辑部分包括沿第一方向且以互补半导体阱的交替布置为平行的行的标准单元。在标准单元中至少一个电容性填充结构属于两个相邻行并且包括导电电枢和第一阱之间的电容性交界面，所述第二阱在所述第一方向上的范围在所述电容性填充结构的长度之上被中断，使得所述第一阱在第二方向上占据所述电容性填充结构的两个相邻行的宽度。导电结构电连接电容性填充结构任一侧上的第二阱。
包括标准单元以及至少一个电容填充结构集成电路

[实用新型]集成电路-CN202221220134.0有效
发明人： R·盖伊;A·马扎基 -专利权人：意法半导体(鲁塞)公司
申请日： 2022-05-20 - 公布日： 2023-03-07 - 主分类号： H01L27/06 文献下载
摘要：公开了集成电路。集成电路包括双极晶体，双极晶体管包括公共集电极区，所述公共集电极区包括掩埋半导体层和环形阱。阱区被环形阱围绕，并被掩埋半导体层所界定。第一基极区和第二基极区由阱区形成，并通过垂直栅结构彼此隔开。在第一基极区中注入第一发射极区，在第二基极区中注入第二发射极区。导体轨道电耦接第一发射极区和第二基极区，以将双极晶体管配置为达林顿型器件。双极晶体管的结构可以与非易失性存储器单元共集成地制造。本实用新型的技术提供了性能良好、特别是具有高电流增益β的双极晶体管，并而不增加双极晶体管所占用的空间。
集成电路

[发明专利]检测集成电路的衬底从背侧减薄的方法和相关集成电路-CN201810833714.9有效
发明人： A·马扎基;C·里韦罗;Q·休伯特 -专利权人：意法半导体(鲁塞)公司
申请日： 2018-07-26 - 公布日： 2023-02-28 - 主分类号： H01L23/00 文献下载
摘要：本公开涉及检测集成电路的衬底从背侧减薄的方法和相关集成电路。例如，一种集成电子电路包括半导体衬底，半导体衬底具有半导体阱，其通过位于半导体阱下方的隐埋半导体区域隔离。形成在半导体阱中的垂直MOS晶体管包括由隐埋半导体区提供的源极‑漏极区域。通过将垂直MOS晶体管偏置为导通条件以提供电流，然后将电流与阈值进行比较来检测半导体衬底的背侧减薄。小于阈值的电流指示半导体衬底已经从背侧减薄。
检测集成电路衬底背侧减薄方法相关

[实用新型]存储器单元及存储器-CN202220841046.6有效
发明人： F·梅鲁尔;A·马扎基;M·阿克巴尔 -专利权人：意法半导体(鲁塞)公司
申请日： 2022-04-12 - 公布日： 2023-01-13 - 主分类号： H10B43/30 文献下载
摘要：本公开涉及存储器单元及存储器。在实施例中，存储器单元包括与第二导电类型的第二掺杂阱接触的第一导电类型的第一掺杂阱，第二导电类型与第一导电类型相反，与第一导电类型的第四掺杂阱接触的第二导电类型的第三掺杂阱，与第二阱和第四阱接触的第一壁，第一壁包括导电的或半导体芯和绝缘护套，层的堆叠包括至少部分覆盖第二阱和第四阱的第一绝缘层、第一半导体层、第二绝缘层和第二半导体层，以及位于第二阱和第四阱以及第一壁下方的第三半导体层。本实用新型的技术提供了改进性能的存储器单元和存储器，能够独立于阵列的行和阵列的列的其他单元擦除每个单元，并且提高了可靠性。
存储器单元

[发明专利]包括至少一个双极晶体管的集成电路和相应的制造方法-CN202210553761.4在审
发明人： R·盖伊;A·马扎基 -专利权人：意法半导体(鲁塞)公司
申请日： 2022-05-20 - 公布日： 2022-11-22 - 主分类号： H01L27/06 文献下载
摘要：公开了包括至少一个双极晶体管的集成电路和相应的制造方法。双极晶体管，包括公共集电极区，所述公共集电极区包括掩埋半导体层和环形阱。阱区被环形阱围绕，并被掩埋半导体层所界定。第一基极区和第二基极区由阱区形成，并通过垂直栅结构彼此隔开。在第一基极区中注入第一发射极区，在第二基极区中注入第二发射极区。导体轨道电耦接第一发射极区和第二基极区，以将双极晶体管配置为达林顿型器件。双极晶体管的结构可以与非易失性存储器单元共集成地制造。
包括至少一个双极晶体管集成电路相应制造方法

[发明专利]包括至少一个电容元件的集成电路及对应的制造方法-CN202210420828.7在审
发明人： A·马扎基 -专利权人：意法半导体(鲁塞)公司
申请日： 2022-04-20 - 公布日： 2022-10-21 - 主分类号： H01L49/02 文献下载
摘要：本公开的实施例涉及包括至少一个电容元件的集成电路及对应的制造方法。电容元件包括由轮廓界定的第一导电层和覆盖第一导电层的低压电介质层。第二导电层覆盖低压电介质层并且包括：第一部分，位于第一导电层的中心区域之上，形成第一电容器电极；以及第二部分，位于第一导电层的整个轮廓的内边界处的第一导电层之上，并且位于第一导电层的整个轮廓的外边界处的正面之上。第二导电层的第一部分和第二部分通过延伸穿过第二导电层的环形开口电分离。第一导电层电连接到第二导电层的第二部分以形成第二电容器电极。
包括至少一个电容元件集成电路对应制造方法

[发明专利]沟槽存储器中位可擦嵌入式选择-CN202210382257.2在审
发明人： F·梅鲁尔;A·马扎基;M·阿克巴尔 -专利权人：意法半导体(鲁塞)公司
申请日： 2022-04-12 - 公布日： 2022-10-18 - 主分类号： H01L27/11568 文献下载
摘要：本公开涉及沟槽存储器中位可擦嵌入式选择。在实施例中，存储器单元包括与第二导电类型的第二掺杂阱接触的第一导电类型的第一掺杂阱，第二导电类型与第一导电类型相反，与第一导电类型的第四掺杂阱接触的第二导电类型的第三掺杂阱，与第二阱和第四阱接触的第一壁，第一壁包括导电的或半导体芯和绝缘护套，层的堆叠包括至少部分覆盖第二阱和第四阱的第一绝缘层、第一半导体层、第二绝缘层和第二半导体层，以及位于第二阱和第四阱以及第一壁下方的第三半导体层。
沟槽存储器中位可擦嵌入式选择

[实用新型]三栅极MOS晶体管以及电子电路-CN202122381093.5有效
发明人： A·马扎基;R·盖伊 -专利权人：意法半导体(鲁塞)公司
申请日： 2021-09-29 - 公布日： 2022-07-01 - 主分类号： H01L29/78 文献下载
摘要：本公开的实施例涉及三栅极MOS晶体管以及电子电路。一种三栅极MOS晶体管，其特征在于，包括：半导体衬底；沟槽，在半导体衬底中位于有源区的区域的两侧上；电隔离层，在沟槽中的每个沟槽的内表面上；填充沟槽直到有源区的上表面的半传导或导电材料，以便形成在沟道的相对侧上的相应竖直栅极；另一电隔离层，在沟道处位于有源区的上表面上；以及在另一电隔离层上的半传导或导电材料，以便形成水平栅极。利用本公开的实施例，有利地改善MOS晶体管的性能而不增加表面印记或制造成本。
栅极 mos 晶体管以及电子电路

[发明专利]只读存储器-CN202111548849.9在审
发明人： A·马扎基;M·利萨特;B·弗罗门特 -专利权人：意法半导体（克洛尔2）公司;意法半导体(鲁塞)公司
申请日： 2021-12-17 - 公布日： 2022-06-21 - 主分类号： H01L27/112 文献下载
摘要：本公开的实施例涉及只读存储器。本描述涉及包括至少一个第一可重写存储器单元的ROM。
只读存储器

[发明专利]三栅极MOS晶体管及此类晶体管的制造方法-CN202111154062.4在审
发明人： A·马扎基;R·盖伊 -专利权人：意法半导体(鲁塞)公司
申请日： 2021-09-29 - 公布日： 2022-04-12 - 主分类号： H01L29/78 文献下载
摘要：本公开的实施例涉及三栅极MOS晶体管及此类晶体管的制造方法。一种三栅极MOS晶体管，其在半导体衬底中制造，半导体衬底包括由电隔离区横向包围的至少一个有源区。在有源区的区域两侧蚀刻沟槽，有源区被配置为形成晶体管的沟道。在每个沟槽的内表面上沉积电隔离层。然后用半传导或导电材料填充每个沟槽，直到有源区的上表面，以在沟道的相对侧上形成相应竖直栅极。然后在晶体管沟道处的有源区的区域的上表面上沉积电隔离层。然后在有源区上表面上形成的电隔离层上沉积至少一种半传导或导电材料，以形成晶体管的水平栅极。
栅极 mos 晶体管制造方法

[发明专利]采用三阱型结构的具有去耦电容器的集成电路-CN201710283465.6有效
发明人： A·马扎基 -专利权人：意法半导体(鲁塞)公司
申请日： 2017-04-26 - 公布日： 2022-03-25 - 主分类号： H01L27/11524 文献下载
摘要：公开了采用三阱型结构的具有去耦电容器的集成电路。P导电类型的阱(1)通过具有沟槽(4)的三阱型结构与衬底(SB)绝缘，该沟槽(4)具有封闭在绝缘护套(440)中的导电中央部分(430)，此沟槽(4)形成具有阱(1)的去耦电容器。
采用三阱型结构具有电容器集成电路

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