[发明专利]包括芯片层叠物的半导体封装有效

专利信息
申请号: 201811155595.2 申请日: 2018-09-30
公开(公告)号: CN110047821B 公开(公告)日: 2023-06-09
发明(设计)人: 赵庆焕;鲁嘉贤;朴真敬;金容国 申请(专利权)人: 爱思开海力士有限公司
主分类号: H01L25/065 分类号: H01L25/065;H10B80/00;H01L23/31
代理公司: 北京三友知识产权代理有限公司 11127 代理人: 刘久亮
地址: 韩国*** 国省代码: 暂无信息
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摘要:
搜索关键词: 包括 芯片 层叠 半导体 封装
【说明书】:

包括芯片层叠物的半导体封装。一种半导体封装可包括第一芯片层叠物、第二芯片层叠物和第三芯片层叠物。第三芯片层叠物可包括第三半导体芯片,该第三芯片层叠物联接到第一芯片层叠物和第二芯片层叠物二者。

技术领域

各种实施方式总体上涉及半导体封装技术,更具体地讲,涉及包括芯片层叠物的半导体封装。

背景技术

在各种电子产品中需要具有大容量的半导体封装。因此,已提出各种封装结构以增加嵌入在单个半导体封装中的半导体芯片的数量。例如,至少两个半导体芯片可被层叠以提供层叠封装。诸如半导体封装的厚度和尺寸的形状因子可能有限。很多努力集中在将多个半导体芯片嵌入在具有有限厚度和/或有限尺寸的单个半导体封装中。

发明内容

根据实施方式,可提供一种半导体封装。该半导体封装可包括第一芯片层叠物、第二芯片层叠物和第三芯片层叠物。第三芯片层叠物可包括被层叠成偏移并由第一芯片层叠物和第二芯片层叠物二者支撑的第三半导体芯片。

根据另一实施方式,可提供一种半导体封装。该半导体封装可包括:第一芯片层叠物,其包括在封装基板上层叠成偏移的第一半导体芯片;第二芯片层叠物,其包括在封装基板上层叠成偏移的第二半导体芯片;以及第三芯片层叠物,其包括被层叠成偏移并由第一芯片层叠物和第二芯片层叠物二者支撑的第三半导体芯片。该半导体封装可包括连接器,所述连接器的第一端连接到第一半导体芯片、第二半导体芯片和第三半导体芯片。该半导体封装可包括接合指状物,所述接合指状物连接到连接器的与第一端相对的第二端。接合指状物可在封装基板上沿着封装基板的第一边缘、封装基板的与第一边缘相对的第二边缘和封装基板的将第一边缘连接到第二边缘的第三边缘排列。

根据另一实施方式,可提供一种半导体封装。该半导体封装可包括在封装基板上的第一芯片层叠物。该第一芯片层叠物可包括被层叠成偏移的第一半导体芯片。该半导体封装可包括在封装基板上的第二芯片层叠物。该第二芯片层叠物可包括被层叠成偏移的第二半导体芯片。该半导体封装可包括第三芯片层叠物,该第三芯片层叠物被配置为将第一芯片层叠物与第二芯片层叠物结合以防止第一芯片层叠物和第二芯片层叠物坍塌。

附图说明

图1是示出根据实施方式的半导体封装的平面图。

图2是沿着图1的线A-A’截取的横截面图。

图3是沿着图1的线B1-B1’截取的横截面图。

图4是沿着图1的线B2-B2’截取的横截面图。

图5是示出根据另一实施方式的半导体封装的平面图。

图6是沿着图5的线C-C’截取的横截面图。

图7是沿着图5的线D-D’截取的横截面图。

图8是示出采用包括根据实施方式的半导体封装的存储卡的电子系统的框图。

图9是示出包括根据实施方式的半导体封装的另一电子系统的框图。

具体实施方式

以下将参照附图描述本公开的各种实施方式。然而,这里所描述的实施方式仅是为了例示,而非旨在限制本公开的范围。

本文所使用的术语可对应于考虑其在本公开的实施方式中的功能而选择的词,术语的含义可根据本公开的实施方式所属领域的普通技术人员而不同地解释。如果被详细定义,则术语可根据所述定义来解释。除非另外定义,否则本文所使用的术语(包括技术术语和科学术语)具有本公开的实施方式所属领域的普通技术人员通常理解的相同含义。

将理解,尽管本文中可使用术语“第一”、“第二”、“第三”等来描述各种元件,这些元件不应受这些术语限制。这些术语仅用于将一个元件区别于另一元件,而非用于仅定义元件本身或者意指特定顺序。

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