[发明专利]半导体元件

说明书

一种半导体元件，包含多个第一晶粒、多个第二晶粒与一密封环。第一晶粒包含一顶介电层。第二晶粒位于第一晶粒上方，第二晶粒包含一底介电层，底介电层与第一界面的顶介电层接合于第一晶粒与第二晶粒间的一界面。密封环经由界面自第一晶粒延伸至第二晶粒。第一晶粒的顶介电层的一部分与第二晶粒的底介电层的一部分被位于密封环的外侧的一间隙所分离。

技术领域

本揭露是关于一种半导体元件。

背景技术

半导体产业透过缩小最小特征尺寸来持续改善集成电路(integrated circuits；ICs)的功能与功耗。然而，近年来，制程限制使得最小特征尺寸难以继续缩小。二维(two-dimensional；2D)集成电路向三维(three-dimensional；3D)集成电路的垂直整合已经成为改善IC处理功能与功耗的潜在方法。通过垂直整合二维集成电路成三维集成电路，集成电路的底面积可减少，金属间连接距离缩短，从而改善处理能力与降低功效。晶圆间的接合技术已被研发来将两个晶圆接合在一起，使得个别晶圆中的二维集成电路可以整合成三维集成电路中。

发明内容

在一些实施方式中，一种半导体元件包含一第一晶粒、一第二晶粒以及一密封环。第一晶粒包含一顶介电层。第二晶粒位于第一晶粒上方，包含一底介电层，介电层与第一晶粒的顶介电层接合于第一晶粒与第二晶粒间的一界面。密封环自第一晶粒延伸通过界面至第二晶粒，其中第一晶粒的顶介电层的一部分与第二晶粒的底介电层的一部分被位于密封环的外侧的一间隙所分离。

附图说明

本揭露的态样可从以下的详细说明及随附的附图理解。值得注意的是，根据产业上的实际应用，各个特征并未按照比例绘制，事实上，各个特征的尺寸可以任意的放大或缩小，以利清楚地说明。

图1绘示根据本揭露一些实施方式的具有密封环的三维集成电路的平面示意图；

图2绘示沿着图1的线2-2所撷取的剖面图；

图3绘示根据本揭露一些实施方式的密封环外部的间隙；

图4绘示根据本揭露一些实施方式的密封环外部的间隙；

图5绘示根据本揭露一些实施方式的制造三维集成电路的方法的流程图；

图6至图14绘示根据本揭露一些实施方式的制造三维集成电路的制造流程；

图15绘示根据本揭露一些实施方式的密封环的剖面图；

图16绘示图15所示的密封环的俯视图，其中第二晶粒并未被绘示。

具体实施方式

下面提供本揭露的多种不同的实施方式或实施例，以实现本揭露的不同技术特征。特定元件的实施例与配置是如下所述以简化本揭露。当然，这些叙述仅为示例，而非用以限制本揭露。举例而言，第一特征是形成于第二特征上的叙述可包括第一特征与第二特征是直接接触的实施方式，亦可包括额外特征形成于第一与第二特征之间的实施方式，使得第一特征与第二特征可非直接接触。此外，本揭露可重复地使用元件符号于多个实施方式中。此重复是为了简洁，并非用以讨论各个实施方式及/或配置之间的关系。

另外，空间相对用语，如“下”、“下方”、“低”、“上”、“上方”等，是用以方便描述一元件或特征与其他元件或特征在附图中的相对关系。除了附图中所示的方位以外，这些空间相对用语亦可用来帮助理解元件在使用或操作时的不同方位。当元件被转向其他方位(例如旋转90度或其他方位)时，本文所使用的空间相对叙述亦可帮助理解。