[发明专利]半导体装置

说明书

通过在衬底的顶表面之上装配包括具有小直径的半导体芯片和具有大直径的半导体芯片的芯片层压制件形成的半导体装置中，防止过度的压力施加至这两个半导体芯片的接合点。通过在支撑衬底之上装配具有大直径的第一半导体芯片，然后在所述第一半导体芯片之上装配具有小直径的第二半导体芯片，可以：抑制装配在所述第一半导体芯片之上的第二半导体芯片的倾斜和不稳定；从而阻止过度的压力施加至所述第一半导体芯片和第二半导体芯片的接合点。

本申请是申请号为201310314424.0、申请日为2013年7月24日、发明名称为“制造半导体装置的方法”的发明专利申请的分案申请。

相关申请的交叉引用

在此通过引用并入2012年8月31日提交的日本专利申请第2012-190993号的全部公布内容，包括说明书、附图和摘要。

技术领域

本发明涉及一种制造半导体装置的方法和一种可有效地应用到例如通过在衬底的顶表面之上装配芯片层压制件形成半导体装置的制造技术，所述芯片层压制件包括小直径半导体芯片和大直径半导体芯片。

背景技术

专利文献1公开了通过在配线衬底的顶表面之上装配控制器芯片和在该控制器芯片的顶表面之上层压存储器芯片形成的SIP(System In Package，系统级封装)型半导体装置。使用倒装(正面朝下)焊接法通过凸点(突起) 电极将控制存储器芯片的控制器芯片装配在配线衬底的顶表面之上，在配线衬底和控制器芯片之间的间隙填充粘合剂。同时，使用正面朝上焊接法通过粘合剂将存储器芯片装配在控制器芯片的顶表面之上，存储器芯片的电极焊盘(焊盘)通过电线与配线衬底的电极焊盘(焊接引线)电连接。

专利文献2和3公开了一种通过在相对布置的金属衬底和配线衬底之间装配多个半导体芯片(芯片层压制件)来形成的COC(Chip On Chip，叠层芯片) 型半导体装置。配置所述芯片层压制件的半导体芯片：包括多个存储器芯片和控制所述存储器芯片的接口芯片；并且通过穿透所述半导体芯片形成的通孔和在所述通孔的两端形成的凸点电极彼此电连接。在所述芯片层压制件中，具有比存储器芯片小的面积的接口芯片布置在最靠近配线衬底的位置，并且接口芯片的凸点电极通过布线凸痕与配线衬底的电极焊盘电连接。

【在先技术文献】

【专利文献】

专利文献1 日本未审查专利公开文献2005-191053

专利文献2 日本未审查专利公开文献2011-187574

专利文献3 日本未审查专利公开文献2010-251408

发明内容

当生产专利文献2和3公开的这样的芯片层压制件结构时，如果意图首先在衬底(布线衬底)的顶表面之上装配第一半导体芯片并且然后在所述第一半导体芯片之上层压具有比所述第一半导体芯片大的直径的第二半导体芯片，所产生的问题是组装困难，包括第二半导体芯片向下面的第一半导体芯片倾斜。

根据本说明书的描述和附图，其他问题和新颖特征会显而易见。

用于解决本申请披露的问题的手段的代表性要点简要阐述如下。

根据本申请的一种实施方式的制造半导体装置的方法，包括下述步骤：

(a)在支撑衬底之上装配第一半导体芯片，第一半导体芯片具有第一主表面、在所述第一主表面上形成的第一主表面焊盘、和在所述第一主表面焊盘之上形成的第一导电部件，以使与所述第一主表面相反的第一背表面面向所述支撑衬底；