[发明专利]存储器元件及其制作方法

说明书

本发明公开了一种存储器元件及其制作方法，包括半导体基材、底部绝缘层、第一导电层、多个第二导电层、接触插塞、通道层以及存储层。底部绝缘层位于半导体基材上。第一导电层是一选择性外延生长层，位于底部绝缘层之上。多个绝缘层位于底部绝缘层之上。多个第二导电层与绝缘层交错叠层，且和第一导电层电性隔离。接触插塞穿过底部绝缘层并与半导体基材和第一导电层电性接触。通道层位于第一贯穿开口的至少一个侧壁上，并与接触插塞电性接触，其中第一贯穿开口穿过绝缘层和第二导电层，而将接触插塞暴露于外。存储层位于通道层与第二导电层之间。

技术领域

本揭露书是有关于一种非易失性存储器(Non-Volatile Memory，NVM)元件及其制作方法。特别是有关于一种垂直通道存储器元件及其制作方法。

背景技术

非易失性存储器元件具有存入元件中的数据不会因为电源供应的中断而消失的特性，因而成为目前普遍被用来储存数据的存储器元件之一。闪存是一种典型的非易失性存储器技术。

制作具有垂直通道的非易失性存储器元件，例如垂直通道NAND闪存的方法，一般系先以多个绝缘层和多晶硅层交错叠层在半导体基材上形成多层叠层结构，再于多层叠层结构中形成贯穿开口，将基材暴露于外；并依序在贯穿开口的侧壁上毯覆存储层(例如硅-硅氧化物-氮化硅-硅氧化物-硅(SONOS)存储层、间隙工程硅-硅氧化物-氮化硅-硅氧化物-硅(BE-SONOS)存储层、或电荷捕捉存储器(charge trapping memory)以及多晶硅通道层，藉以在存储层、通道层以及多晶硅层上定义出多个存储单元，并且通过通道层使存储单元与作为底部共享源极线的基材电性连接。其中，底部共享源极线可用来进行非易失性存储器元件的区块擦除(block erase)操作。

然而，由于传统的底部共享源极线一般系通过离子注入的方式形成于基材的掺杂区，阻值偏高。加上，离子注入掺杂区与基材之间的接合接口会产生寄生电容，不仅会增加功率消耗而且会对讯号产生干扰以及时间延迟(RC delay)，进而降低存储器元件写入/读取操作的可靠度以及元件速度。

因此，有需要提供一种垂直通道闪存元件及其制作方法，来解决已知技术所面临的问题。

发明内容

本发明的一个面向是有关于一种存储器元件，包括半导体基材、底部绝缘层、第一导电层、多个第二导电层、接触插塞、通道层以及存储层。底部绝缘层位于半导体基材上。第一导电层是一选择性外延生长层，位于底部绝缘层之上。多个绝缘层位于底部绝缘层之上。多个第二导电层与绝缘层交错叠层，且和第一导电层电性隔离。接触插塞穿过底部绝缘层并与半导体基材和第一导电层电性接触。通道层位于第一贯穿开口的至少一个侧壁上，并与接触插塞电性接触，其中第一贯穿开口穿过绝缘层和第二导电层，而将接触插塞暴露于外。存储层位于通道层与第二导电层之间。

本发明的另一个面向是有关于一种存储器元件的制作方法。此一存储器元件的制作方法包括下述部骤：首先，提供多层叠层结构(multilayers stack)，使多层叠层结构具有多个绝缘层和多个牺牲层相互叠层于半导体基材上，并使牺牲层和第一导电层隔离。至少一个第一贯穿开口，穿过多层叠层结构，将半导体基材、绝缘层、和牺牲层部分地暴露于外。接着，进行选择性沉积(selective deposifion)工艺，以于第一贯穿开口的底部形成接触插塞，与第一导电层和半导体基材电性接触。然后，于第一贯穿开口的至少一个侧壁上依序形成存储层和通道层，使存储层夹设于通道层与剩余牺牲层之间，并且使通道层与接触插塞电性接触。后续，形成至少一个第二贯穿开口，穿过多层叠层结构，使半导体基材、绝缘层以及牺牲层部分地暴露于外。并在通过第二贯穿开口移除所有牺牲层后，于牺牲层的原来的位置上，形成一第一导电层及多个第二导电层。这些第二导电层是位于第一导电层上，且第一导电层接触于接触插塞。