[发明专利]三维存储结构制作方法、存储结构、存储器及电子设备在审
| 申请号： | 201711184313.7 | 申请日： | 2017-11-23 |
| 公开（公告）号： | CN107946306A | 公开（公告）日： | 2018-04-20 |
| 发明（设计）人： | 霍宗亮;周文斌;张磊;杨鹏 | 申请（专利权）人： | 长江存储科技有限责任公司 |
| 主分类号： | H01L27/11551 | 分类号： | H01L27/11551;H01L27/11578;H01L21/8242;H01L27/108;H01L29/06 |
| 代理公司： | 北京辰权知识产权代理有限公司11619 | 代理人： | 刘广达 |
| 地址： | 430074 湖北省武汉市洪山区东*** | 国省代码： | 湖北;42 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | |||
| 搜索关键词： | 三维 存储 结构 制作方法 存储器 电子设备 | ||
【权利要求书】：
1.一种三维存储结构制作方法，其特征在于，包括：
在衬底上形成凹陷区；
在所述凹陷区形成三维存储器件；
在非凹陷区形成外围电路。
2.根据权利要求1所述的三维存储结构制作方法，其特征在于，所述在衬底上形成凹陷区，包括：
采用刻蚀工艺在衬底上刻蚀出凹陷区，所述凹陷区的深度大于或等于待制作的三维存储器件的厚度。
3.根据权利要求1所述的三维存储结构制作方法，其特征在于，在非凹陷区形成外围电路之前，还包括：；
全面形成第一隔离层；
对所述第一隔离层进行全面平坦化；
所述在非凹陷区形成外围电路，包括：
在对应于非凹陷区的第一隔离层上形成外围电路。
4.根据权利要求1所述的三维存储结构制作方法，其特征在于，在非凹陷区形成外围电路之后，还包括：
全面形成第二隔离层；
对所述第二隔离层进行全面平坦化；
基于所述第二隔离层，形成所述外围电路与所述三维存储器件之间的金属连线。
5.一种三维存储结构，其特征在于，包括：衬底、三维存储器件和外围电路；
所述衬底上设置有凹陷区和非凹陷区；
所述三维存储器件设于所述衬底上的凹陷区；
所述外围电路设于所述衬底上的非凹陷区。
6.根据权利要求5所述的三维存储结构，其特征在于，所述凹陷区的深度大于或等于所述三维存储器件的厚度。
7.根据权利要求5所述的三维存储结构，其特征在于，还包括：第一隔离层；
所述第一隔离层设于所述三维存储器件与所述外围电路之间。
8.根据权利要求5所述的三维存储结构，其特征在于，还包括：第二隔离层和金属连线；
所述第二隔离层设于所述外围电路之上；
所述金属连线设于所述第二隔离层之上，并穿过所述第二隔离层连接所述外围电路和所述三维存储器件。
9.一种三维存储器，其特征在于，所述三维存储器中设置有权利要求5至8任一项所述的三维存储结构。
10.一种电子设备，其特征在于，所述电子设备中设置有权利要求9所述的三维存储器。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于长江存储科技有限责任公司，未经长江存储科技有限责任公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/pat/books/201711184313.7/1.html，转载请声明来源钻瓜专利网。
- 同类专利
- 在3D NAND存储器结构和相关设备中的隧道氧化层形成的方法-201580010754.8
- D.范;S.科卡;G.哈勒;J.霍普金斯;S.苏尔蒂;A.罕德卡 - 英特尔公司
- 2015-02-27 - 2019-11-05 - H01L27/11551
- 提供3D NADN存储器结构和相关方法。在一些实施例中，这样的结构可以包括布置在第一绝缘层和第二绝缘层之间的控制栅极材料和浮置栅极材料，布置在浮置栅极材料和控制栅极材料之间的多晶体间电介质（IPD）层，使得IPD层将控制栅极材料与浮置栅极材料电隔离，以及与控制栅极材料相对的沉积在浮置栅极材料上的隧道电介质材料。
- 一种存储器的制备方法和存储器-201810347984.9
- 刘钊;熊涛;许毅胜;舒清明 - 上海格易电子有限公司;北京兆易创新科技股份有限公司
- 2018-04-18 - 2019-10-29 - H01L27/11551
- 本发明公开了一种存储器的制备方法和存储器。该方法包括：提供经过抛光的具有有源层、浅沟道隔离结构和浮栅的半导体基底，其中，半导体基底划分为存储单元区和外围电路区；采用光刻工艺在所述外围电路区形成光刻胶层；采用湿法刻蚀工艺在存储单元区的浮栅之间的浅沟道隔离结构上形成第一凹槽；去除光刻胶层以及第一凹槽内残留的光刻胶；采用干法刻蚀工艺刻蚀第一凹槽形成第二凹槽，其中，第二凹槽的底部高于浮栅的底部；在存储单元区形成依次层叠的层间绝缘层和控制栅，以及在外围电路区形成外围栅极。本发明实施例在进行干法刻蚀前，不在外围电路区设置光刻胶层，可以省去去除光刻胶的工艺，简化了存储器的制备流程，提高了制备效率。
- 三维存储器件及其制造方法-201810759498.8
- 孙坚华;陶谦;郭美澜;唐志武;邵明;夏季 - 长江存储科技有限责任公司
- 2018-07-11 - 2019-10-29 - H01L27/11551
- 本发明提供了一种三维存储器件及其制造方法。该三维存储器件，包括核心区和阶梯区，所述阶梯区包括：与阶梯区的延伸面垂直的栅极隔离结构；以及与阶梯区的延伸面垂直并且与栅极隔离结构相邻的虚拟沟道结构；其中，以栅极隔离结构的上表面和虚拟沟道结构的上表面的其中一个作为参考平面，栅极隔离结构的上表面和虚拟沟道结构的上表面的另一个不低于参考平面，虚拟沟道结构的最大特征尺寸位于虚拟沟道结构的第一位置，栅极隔离结构的最大特征尺寸位于栅极隔离结构的第二位置，第一位置和/或第二位置位于参考平面的下方。本发明的三维存储器件及其制造方法降低了虚拟沟道结构和栅极隔离结构之间的短路风险。
- 三维半导体存储器件及其制造方法-201910242203.4
- 李炅奂;姜昌锡;金容锡;林濬熙;金森宏治 - 三星电子株式会社
- 2019-03-28 - 2019-10-18 - H01L27/11551
- 本发明提供了一种三维半导体存储器件及其制造方法。所述三维半导体存储器件包括：多个电极结构，所述多个电极结构设置在衬底上并在一个方向上彼此平行地延伸，多个电极结构中的每一个电极结构包括在所述衬底上交替堆叠的电极和绝缘层；多个垂直结构，所述多个垂直结构穿透所述多个电极结构；以及电极分隔结构，所述电极分隔结构设置在所述多个电极结构中彼此相邻的两个电极结构之间。每个所述电极包括：与所述电极分隔结构相邻的外部部分；以及与所述多个垂直结构相邻的内部部分，其中所述外部部分的厚度小于所述内部部分的厚度。
- 半导体结构及其制造方法-201610879628.2
- 江昱维;叶腾豪 - 旺宏电子股份有限公司
- 2016-10-09 - 2019-10-18 - H01L27/11551
- 本发明提供了一种半导体结构及其制造方法。该半导体结构包括：基板、导电层、绝缘层、包含第一存储器结构群及第二存储器结构群的存储器结构、隔离沟槽，以及共同源极沟槽。导电层与绝缘层交替堆叠于基板上。各第一存储器结构群包括第一存储器结构，各第二存储器结构群包括第二存储器结构。第一存储器结构及第二存储器结构贯穿导电层及绝缘层。各隔离沟槽形成于第一存储器结构群及第二存储器结构群之间。隔离沟槽以具有间隙的不连续方式水平横越基板。共同源极沟槽形成于基板上并平行于隔离沟槽延伸。
- 三维半导体存储器件-201910216745.4
- 李太熙;金炫旭;梁恩祯 - 三星电子株式会社
- 2019-03-21 - 2019-10-11 - H01L27/11551
- 公开了三维半导体存储器件，其包括：电极结构，包括在第一方向上堆叠的多个栅电极；下图案组，包括在电极结构的下部中且连接到衬底的多个下垂直图案；以及上图案组，包括在电极结构的上部中的多个上垂直图案。所述多个上垂直图案可以分别连接到所述多个下垂直图案。该三维半导体存储器件还可以包括在第二方向上彼此间隔开的两个公共源极插塞。电极结构可以在这两个公共源极插塞之间。下图案组的上部在第二方向上具有第一宽度，上图案组的上部在第二方向上具有第二宽度，并且第一宽度可以大于第二宽度。
- 存储器元件及其制作方法-201610879742.5
- 陈士弘 - 旺宏电子股份有限公司
- 2016-10-09 - 2019-10-01 - H01L27/11551
- 一种存储器元件，可减少三维垂直通道存储器元件相邻二区块之间的顶部导电结构。在一些实施例中，垂直的柱状体和串行选择线以及字线交叉，并且排列于一个被旋转的网格中，而形成“扭曲”的柱状体阵列。此处所述的三维NAND阵列结构呈现波浪状，顺着排列外缘柱状体的波浪线延伸。例如，串行选择线、字线、接地选择线和接地线任何一者具有波浪形状的侧边。
- 存储器元件及其制作方法-201610120731.9
- 吕函庭 - 旺宏电子股份有限公司
- 2016-03-03 - 2019-09-24 - H01L27/11551
- 本发明公开了一种具有多个存储单元的存储器元件及其制作方法。该存储器元件包括由多个由导电条带所构成的多个叠层结构。其中，这些导电条带是被多个绝缘条带所分隔。包含浮置栅极的数据储存结构是沿着叠层结构中的导电条带设置。垂直通道膜设置于叠层结构的侧壁上。多个存储单元中的多个存储单元具有位于垂直通道膜中的通道，和位于导电条带中的控制栅极。隧穿氧化层位于垂直通道膜和浮置栅极之间。浮置栅极可以和叠层结构中的导电条带共平面，或位于叠层结构中的导电条带之间。
- 多分割3D NAND存储器件-201880001686.2
- 张中;李艳妮 - 长江存储科技有限责任公司
- 2018-08-10 - 2019-09-03 - H01L27/11551
- 公开了一种用于形成3D存储器的阶梯结构的方法。所述方法包括：提供衬底，在所述衬底之上形成交替堆叠层，在所述交替堆叠层的表面之上形成多个块区，形成第一多个阶梯结构以暴露所述块区中的每者处的第一数量的最顶部堆叠层的部分，以及在所述块区中的每者处的第二多个阶梯结构处去除所述第一数量的堆叠层。
- 半导体结构及其形成方法-201810447748.4
- 崔梦豪;隋翔宇;张高升;张慧;赵治国;陆智勇;王香凝;周同;赵新梅;王攀 - 长江存储科技有限责任公司
- 2018-05-11 - 2019-08-06 - H01L27/11551
- 本发明涉及一种半导体结构及其形成方法，所述半导体结构包括：提供衬底，所述衬底具有背对的正面和背面，所述衬底的正面上形成有堆叠结构及至少覆盖所述堆叠结构侧面的介质层，所述堆叠结构包括沿垂直于所述衬底的方向交错堆叠的若干层绝缘层和若干层牺牲层；至少在所述衬底的背面上形成第一应力层。所述第一应力层能够抵消衬底翘曲的应力，从而减少衬底翘曲的曲率，提高产品良率。
- 半导体存储装置-201810992333.5
- 小池豪;石原英恵 - 东芝存储器株式会社
- 2018-08-29 - 2019-07-16 - H01L27/11551
- 实施方式的半导体存储装置具备基板、积层体、多个第1部件、以及至少一个第1绝缘部件。所述积层体具有多个电极层，这些电极层设置在所述基板上，在第1方向上相互分开而积层，且在与所述基板的上表面平行的第2方向上延伸。所述第1部件设置在所述积层体内，且在所述第1方向及所述第2方向上延伸。所述第1绝缘部件设置在所述积层体内，且以在所述第2方向上将所述多个电极层分成多个区域的方式，在所述第1方向、及与所述第2方向交叉且与所述基板的上表面平行的第3方向上延伸。
- 具有共享柱结构的多栅极串驱动器-201811654037.0
- 合田晃;刘海涛;陈进;黄广宇;M·阿萨迪拉德 - 美光科技公司
- 2018-12-27 - 2019-07-16 - H01L27/11551
- 本申请案涉及具有共享柱结构的多栅极串驱动器。一些实施例包含设备及形成所述设备的方法。一些所述设备包含：第一组导电材料，其与第一组电介质材料交错；柱，其延伸穿过所述导电材料及所述电介质材料；存储器单元，其是沿第一柱定位；导电触点，其耦合到所述第一组导电材料中的导电材料；及额外柱，其延伸穿过第二组导电材料及第二组电介质材料。第二柱包含：第一部分，其耦合到导电区域；第二部分；第三部分；及第四部分，其耦合到所述导电触点。所述第二部分位于所述第一部分与所述第三部分之间。所述额外柱中的每一者的所述第二部分是从所述额外柱中的第一柱延伸到第二柱的材料块的部分。
- 存储元件及其制造方法-201510390002.0
- 钟曜安;洪士平 - 旺宏电子股份有限公司
- 2015-07-06 - 2019-07-05 - H01L27/11551
- 本发明公开了一种存储元件及其制造方法，存储元件包括多个位线层以及多个支撑结构。各位线层沿着第一方向与第二方向所定义的平面延伸。各位线层具有沿着第一方向延伸的多条位线，且各位线具有交替配置的多个宽部与多个窄部。支撑结构位于相邻的位线层的对应的位线的宽部之间。此外，各位线的各窄部的剖面形状实质上为类椭圆形，且各窄部具有大于约30％的圆角率。
- 半导体存储装置及其制造方法-201610580957.7
- 寺田隆司;加藤久词;小山庆晃 - 东芝存储器株式会社
- 2016-07-21 - 2019-07-05 - H01L27/11551
- 本发明涉及一种半导体存储装置及其制造方法。根据实施方式，半导体存储装置包括：衬底；第1积层体，配置在所述衬底上；第2积层体，配置在所述衬底上，具有比所述第1积层体的积层数多的积层数，且具有各自分开积层的电极层；及第3积层体，配置在所述第1积层体与所述第2积层体之间，且具有比所述第1积层体的积层数少的积层数。所述第1积层体具有各自分开积层的多个第1层、及配置在所述多个第1层之间的多个第2层。所述第3积层体具有：第3层，包含与所述多个第1层相同的材料；及第4层，包含与所述多个第2层相同的材料，且隔着所述第3层与所述衬底分开。
- 存储器结构-201821529790.2
- 夏志良;陈俊;鲍琨;董金文;华文宇;靳磊;江宁;刘峻 - 长江存储科技有限责任公司
- 2018-09-19 - 2019-06-25 - H01L27/11551
- 本实用新型涉及一种存储器结构，包括：衬底层，所述衬底层具有相对的正面和背面，所述衬底层内形成有导电区域，所述导电区域的顶部朝向所述衬底层的正面，所述导电区域的底部朝向所述衬底层的背面，所述导电区域包括：位于所述导电区域底部的屏蔽层，以及位于所述屏蔽层上方的N型掺杂阱；存储层，所述存储层位于所述衬底层的正面上；隔离结构，贯穿所述衬底层，且位于所述导电区域边缘，包围所述导电区域设置，用于隔离所述导电区域与所述隔离结构外围的衬底层。所述存储器的性能得到提高。
- 存储器结构-201821536454.0
- 夏志良;陈俊;鲍琨;董金文;华文宇;靳磊;江宁;刘峻 - 长江存储科技有限责任公司
- 2018-09-19 - 2019-06-25 - H01L27/11551
- 本实用新型涉及一种存储器结构，所述存储器结构包括：衬底层，所述衬底层具有相对的第一表面和第二表面，所述衬底层内形成有导电区域，所述导电区域的顶部朝向所述衬底层的第一表面，所述导电区域的底部朝向所述衬底层的第二表面；存储层，所述存储层位于所述衬底层的第一表面上；隔离结构，贯穿所述衬底层，且位于所述导电区域边缘，包围所述导电区域设置，用于隔离所述导电区域与所述隔离结构外围的衬底层；所述导电区域包括：位于所述导电区域底部的屏蔽层，以及位于所述屏蔽层上方的P型掺杂阱。所述存储器的性能得到提高。
- 三维存储器件及在其沟道孔中形成外延结构的方法-201810219177.9
- 杨号号;吕震宇;陈俊;胡禺石;陶谦;董金文;蒲月强;程晓恬;许健;肖莉红 - 长江存储科技有限责任公司
- 2018-03-16 - 2019-06-21 - H01L27/11551
- 本发明涉及一种在三维存储器件的沟道孔中形成外延结构的方法，包括以下步骤：提供半导体结构，所述半导体结构包括核心区和辅助区，所述核心区具有沟道孔，所述辅助区具有虚拟孔和/或沟槽；在所述沟道孔的底部形成第一外延结构，且在所述虚拟孔和/或沟槽的底部形成第二外延结构；使用针对所述辅助区的光刻步骤去除所述所述虚拟孔和/或沟槽底部的第二外延结构。本发明由于仅在核心区的沟道孔内形成外延结构，而在辅助区的虚拟孔和/或沟槽中不形成外延结构，能够解决形成外延结构带来的漏电以及可靠性风险，同时简化了工艺难度。
- 三维与非门存储器元件及其操作方法-201510472767.9
- 陈士弘 - 旺宏电子股份有限公司
- 2015-08-05 - 2019-06-14 - H01L27/11551
- 本发明公开了一种三维与非门存储器元件及其操作方法，尤其是关于一种三维存储器元件及编程此三维存储器元件的方法，且特别是具有可响应于一指示存储器的控制电路的存储器元件，以施加一第一控制电压至水平结构中的一被选择的水平结构，施加一第二控制电压至未被选择的水平结构之一，以及施加一第三控制电压至水平结构中的一被排除的水平结构。
- 存储器件-201811381430.7
- 郑智贤;朴哉炫 - 三星电子株式会社
- 2018-11-20 - 2019-06-11 - H01L27/11551
- 本公开提供了存储器件。一种存储器件包括在基板上处于第一水平面的第一单元块以及在基板上处于不同于第一水平面的第二水平面的第二单元块。第一单元块和第二单元块中的每个包括：在第一方向上延伸的字线，该第一方向平行于基板的顶表面；连接到字线在第一方向上的中心点的字线接触；在第二方向上延伸的位线，该第二方向平行于基板的顶表面并与第一方向交叉；连接到位线在第二方向上的中心点的位线接触；以及在字线和位线之间的存储单元。第二单元块在第一方向和第二方向中的至少一个上从第一单元块偏移。
- 三维存储器-201510506194.7
- 李致维;程政宪;古绍泓;吕文彬 - 旺宏电子股份有限公司
- 2015-08-18 - 2019-05-31 - H01L27/11551
- 本发明公开了一种三维存储器，具有存储单元叠层结构。存储单元叠层结构，由多个存储单元阵列结构与多个绝缘层交错叠层而成，各存储单元阵列结构具有字线、有源层、复合层与源极/漏极区。字线、有源层与复合层在Y方向延伸。有源层设置于相邻的字线之间。复合层设置于相邻的字线与有源层之间，各复合层由有源层起依序包括第一介电层、电荷储存层与第二介电层。源极/漏极区，等间隔设置于有源层中。相邻的两个所述源极/漏极区、于两个源极/漏极区之间的有源层、以及于有源层上的第一介电层、电荷储存层、第二介电层与字线，共同构成存储单元。
- 三维半导体存储器件-201811330978.9
- 李炅奂;金容锡;金柄宅;金泰勋;徐东均;林浚熙 - 三星电子株式会社
- 2018-11-09 - 2019-05-17 - H01L27/11551
- 本发明公开一种三维半导体存储器件，该三维半导体存储器件包括：电极结构，包括交替地堆叠在基板上的栅电极和绝缘层；半导体图案，在基本上垂直于基板的顶表面的第一方向上延伸并穿过电极结构；隧道绝缘层，设置在半导体图案和电极结构之间；阻挡绝缘层，设置在隧道绝缘层和电极结构之间；以及电荷存储层，设置在阻挡绝缘层和隧道绝缘层之间。电荷存储层包括具有第一能带隙的多个第一电荷捕获层以及具有大于第一能带隙的第二能带隙的第二电荷捕获层。第一电荷捕获层嵌入在栅电极和半导体图案之间的第二电荷捕获层中。
- 一种三维存储器及其制造方法-201811634502.4
- 胡斌;肖莉红 - 长江存储科技有限责任公司
- 2018-12-29 - 2019-05-07 - H01L27/11551
- 本发明公开了一种三维存储器及其制造方法。上述三维存储器，包括：衬底、形成在上述衬底上的至少一个阵列层，以及外围器件层；上述至少一个阵列层沿上述三维存储器的高度方向堆叠，每一个上述阵列层包括：阵列单元层和位于上述阵列单元层上的介质层，其中，上述介质层与上述阵列单元层通过两者之间的粘结面粘结；上述外围器件层形成在位于最顶部的阵列层的介质层上。本发明能够提升上述三维存储器的器件性能，并节省晶圆面积。
- 三维存储器-201820976962.4
- 刘峻 - 长江存储科技有限责任公司
- 2018-06-22 - 2019-05-07 - H01L27/11551
- 本实用新型涉及一种三维存储器，包括半导体衬底、堆叠层、多个接触部以及一个或多个栅极隔槽。堆叠层位于所述衬底上并且包括间隔设置的字线。所述多个接触部的每个接触部在垂直于所述半导体衬底的方向上穿过所述堆叠层并分别与各自预定深度的字线接触，且每个接触部的侧壁和被所述每个接触部贯穿的字线之间电隔离。所述一个或多个栅极隔槽垂直延伸通过所述堆叠层。本实用新型的三维存储器可以克服字线连接区的刻蚀缺陷和接触部对准等问题。
- 3D存储器件-201821533250.1
- 胡斌;肖莉红 - 长江存储科技有限责任公司
- 2018-09-19 - 2019-04-26 - H01L27/11551
- 本申请公开了一种3D存储器件。该3D存储器件包括：半导体衬底；沟道柱，位于半导体衬底上；以及第一栅叠层结构和第二栅叠层结构，每个栅叠层结构与沟道柱邻接，并分别包括多个栅极导体和多个层间绝缘层，3D存储器件还包括贯穿沟道柱的第一隔离结构，第一隔离结构将第一栅叠层结构与第二栅叠层结构分隔，其中，在与半导体衬底表面垂直的方向上，每个栅叠层结构的多个栅极导体和多个层间绝缘层交替堆叠，并且第一栅叠层结构的栅极导体和第二栅叠层结构的栅极导体错开设置。通过将第一栅叠层结构的栅极导体和第二栅叠层结构的栅极导体错开设置，从而增大了3D存储器件的存储密度，提高了3D存储器件的空间利用率。
- 改进三维或非门闪存的栅极电容的结构与操作方法-201510742532.7
- 程政宪;李致维;古绍泓;吕文彬 - 旺宏电子股份有限公司
- 2015-11-05 - 2019-04-19 - H01L27/11551
- 本发明实施例提供了一种改进的三维存储单元、阵列、装置及/或类似物以及其方法。该三维存储单元包括一第一导电层与一第三导电层。第三导电层与第一导电层分离。三维存储单元还包括一通道导电层。通道导电层连接第一导电层与第三导电层。通道导电层、第一导电层与第三导电层形成一具有内表面的开口。一介电层沿着开口的内表面设置，开口被第一导电层、通道导电层与第三导电层所围绕。三维存储单元还包括一第二导电层，第二导电层插入且实质上填满一剩余开口部分，剩余开口部分由介电层所形成。第一导电层、介电层与第二导电层被配置以形成阶梯结构。
- 三维半导体元件及其制造方法-201510004402.3
- 陈士弘 - 旺宏电子股份有限公司
- 2015-01-06 - 2019-03-29 - H01L27/11551
- 本发明公开了一种三维半导体元件及其制造方法，该三维半导体元件包括：具有包括N个梯级的一阶梯区域的一基板，其中N为大于或等于1的整数；具有多层结构叠置于基板的一叠层，且多层结构包括有源层与绝缘层交错于基板上，叠层包括多个次叠层形成于基板上，次叠层与阶梯区域的N个梯级对应设置以分别形成接触区域；和分别位于对应的接触区域的多个连接器，且连接器是向下延伸连接至多层结构下方的一底层。
- 3D NAND闪存结构的形成方法-201810262370.0
- 肖莉红;王恩博;董金文;杨号号;周玉婷;汤召辉 - 长江存储科技有限责任公司
- 2018-03-28 - 2019-03-29 - H01L27/11551
- 本发明涉及一种3D NAND闪存结构的形成方法，包括：提供半导体衬底，所述半导体衬底上形成有堆叠结构及至少覆盖所述堆叠结构侧面的介质层，所述堆叠结构包括相互堆叠的第一绝缘层和第二绝缘层；刻蚀所述堆叠结构至半导体衬底表面，在所述堆叠结构内形成核心通孔及伪通孔；在所述核心通孔填充第一填充层；在所述伪通孔内填充第二填充层；去除所述核心通孔内的第一填充层；在所述核心通孔侧壁表面形成功能侧壁。上述方法可以简化工艺步骤，节约成本。
- 半导体器件-201821626568.4
- 刘峻;胡小龙;霍宗亮 - 长江存储科技有限责任公司
- 2018-10-08 - 2019-03-29 - H01L27/11551
- 一种半导体器件，包括：初始器件，所述初始器件包括焊盘，所述焊盘位于所述初始器件的表面，所述焊盘包括焊盘本体；位于所述焊盘周围的初始器件上、以及部分焊盘上的钝化结构层，所述钝化结构层中具有凹槽，所述凹槽的底部暴露出所述焊盘本体；位于所述钝化结构层上的感光保护层，所述感光保护层覆盖所述凹槽的侧壁，所述感光保护层中具有位于所述焊盘本体上的感光开口，所述感光开口延伸至所述凹槽中，且所述感光开口的口径小于所述凹槽的口径。所述半导体器件的性能得到提高。
- 半导体存储装置-201810076244.6
- 荒井史隆;永嶋贤史 - 东芝存储器株式会社
- 2018-01-26 - 2019-03-26 - H01L27/11551
- 实施方式提供一种存储单元晶体管的集成度较高且配线层的电阻值较低的半导体存储装置。实施方式的半导体存储装置具备：第一及第二绝缘板；积层体，设置在第一绝缘板与第二绝缘板之间，且为绝缘层与配线层交替积层而成；及半导体部件。配线层具有：第一配线部，与第一绝缘板相接；第二配线部，与第二绝缘板相接；第三配线部；第四配线部；以及第五配线部及第六配线部，与第一绝缘板及第二绝缘板相隔，在与第一绝缘板及第二绝缘板相同的方向延伸。第五配线部经由第三配线部而与第一配线部连接，且与第二配线部绝缘。第六配线部经由第四配线部而与第二配线部连接，且与第一配线部绝缘。半导体部件配置在第五配线部与第六配线部之间。
- 三维存储器中高深宽比的字线形成方法-201710773083.1
- 姚兰;吕震宇;陈俊;胡禺石;陶谦 - 长江存储科技有限责任公司
- 2017-08-31 - 2019-03-12 - H01L27/11551
- 本发明公开了一种三维存储器中高深宽比的字线形成方法，属于半导体技术领域。所述方法包括：提供具有高深宽比及待填充空隙的主体结构；对待填充空隙进行部分材料填充；对已进行部分材料填充的待填充空隙进行横向回刻；对回刻后的待填充空隙进行材料填充至无空隙形成字线。本发明中，通过“部分填充—横向回刻—再填充”的方式形成字线，有效的解决了高深宽比的字线形成过程中字线提前封口或者字线填充不满产生空隙的问题，提升了工艺质量，进而确保了三维存储器的良率。
- 专利分类
H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的
