[发明专利]具有锗或III-V族有源层的深环栅极半导体器件

说明书

描述了具有锗或III‑V族有源层的深环栅极半导体器件。例如，非平面半导体器件包括设置在衬底上方的异质结构。所述异质结构包括位于具有不同组分的上部层与下部层之间的异质结。有源层设置在所述异质结构上方并且具有不同于所述异质结构的所述上部层和下部层的组分。栅极电极叠置体设置在所述有源层的沟道区上并且完全环绕所述有源层的所述沟道区，并且设置在所述上部层的沟槽中并且至少部分地在所述异质结构的所述下部层中。源极区和漏极区设置在所述栅极电极叠置体的任一侧上的所述有源层中和所述上部层中，但不在所述下部层中。

本申请是申请日为2014年1月9日、发明名称为“具有锗或III-V族有源层的深环栅极半导体器件”的专利申请201480003664.1的分案申请。

技术领域

本发明的实施例涉及半导体器件领域，并且具体而言，涉及具有锗或III-V族有源层的深环栅极(gate-all-around)半导体器件。

背景技术

在过去几十年里，集成电路中特征的按比例缩放一直是日益增长的半导体行业的驱动力。按比例缩放到越来越小的特征实现了半导体芯片的有限面积上功能单元的增加的密度。例如，缩小晶体管尺寸允许在芯片上并入增加数目个存储器器件，导致制造具有更大能力的产品。然而，对越来越大能力的驱动并非没有问题。优化每一个器件的性能的必要性变得越来越重要。

在集成电路器件的制造中，多栅极晶体管(诸如，三栅极晶体管)已随着器件尺寸继续按比例减小而变得更为普遍。在常规工艺中，三栅极晶体管通常制造在体硅衬底或绝缘体上硅衬底上。在一些情况下，体硅衬底由于其较低成本并且因为其实现较不复杂的三栅极制造工艺而是优选的。在其它情况下，绝缘体上硅衬底由于其可提供减少的泄漏而是优选的。

在体硅衬底上，当将金属栅极电极的底部与晶体管本体的底部处的源极延伸尖端和漏极延伸尖端(即，“鳍状物”)对准时，三栅极晶体管的制造工艺常常遇到问题。当三栅极晶体管形成在体衬底上时，需要适当的对准以实现最佳栅极控制并且减少短沟道效应。例如，如果源极延伸尖端和漏极延伸尖端比金属栅极电极深，则可能出现晶体管穿通。替代地，如果金属栅极电极比源极延伸尖端和漏极延伸尖端深，则结果可能是不想要的栅极电容寄生现象。

已尝试许多不同技术来减少晶体管的结泄漏。然而，在结泄漏抑制领域中仍需要显著改进。

附图说明

图1示出了具有用于泄漏抑制的底部栅极隔离(BGI)结构的基于锗的半导体器件的横截面视图。

图2示出了根据本发明的实施例的具有带深环栅极结构的锗有源层的半导体器件的横截面视图。

图3A示出了根据本发明的实施例的具有锗有源层和深环栅极结构的非平面半导体器件的示意性自顶向下视图。

图3B示出了根据本发明的实施例的图3A的非平面半导体器件的示意性横截面视图。

图4示出了根据本发明的实施例的具有锗有源层和深环栅极结构的鳍式场效应晶体管类型半导体器件的成角度的视图。

图5A示出了根据本发明的实施例的基于纳米线的半导体结构的三维横截面视图。

图5B示出了根据本发明的实施例的图5A的基于纳米线的半导体结构如沿a-a’轴获取的横截面沟道视图。

图5C示出了根据本发明的实施例的图5A的基于纳米线的半导体结构如沿b-b’轴获取的横截面间隔体视图。

图6包括根据本发明的实施例的沿基于锗的器件的沟道区获取的横截面视图的隧道电子显微镜(TEM)图像以及相对应的饱和电流(Idsat)随与基于锗的器件中的层相对应的栅极电压(Vg)变化的绘图。

图7示出了根据本发明的一个实施方式的计算器件。

具体实施方式