[发明专利]半导体装置

说明书

本发明的实施方式提供一种能够缩短贯通电极与外部端子之间的布线长度的半导体装置。根据本发明的一实施方式，具备第1芯片、第2芯片及衬底。第1芯片设置着贯通电极。第2芯片配置着与所述贯通电极电连接的第1端子。衬底是在第1面配置着电连接于所述1端子的第2端子。当自相对于所述衬底的第1面垂直的方向观察时，所述第1端子配置在较所述第2端子更靠内侧，且所述贯通电极配置在较所述第1端子更靠内侧。所述第1端子具备多个第1输入输出端子。所述第2端子具备多个第2输入输出端子。所述第1输入输出端子及所述第2输入输出端子中能够输入数据及时钟中的至少任1个。

[相关申请]

本申请享有以日本专利申请2017-55239号(申请日：2017年3月22日)为基础申请的优先权。本申请是通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体装置。

背景技术

为实现半导体装置的省空间化，有时将半导体芯片积层。为获得积层所得的半导体芯片的电连接，存在使用被称为TSV(Through Silicon Via，硅穿孔)的贯通电极的技术。此时，贯通电极有时经由接口芯片连接于外部端子。

发明内容

本发明的实施方式提供一种能够缩短贯通电极与外部端子之间的布线长度的半导体装置。

根据本发明的一实施方式，具备第1芯片、第2芯片及衬底。第1芯片设置着贯通电极。第2芯片配置着与所述贯通电极电连接的第1端子。衬底是在第1面配置着电连接于所述1端子的第2端子。当自相对于所述衬底的第1面垂直的方向观察时，所述第1端子配置在较所述第2端子更靠内侧，且所述贯通电极配置在较所述第1端子更靠内侧。所述第1端子具备多个第1输入输出端子。所述第2端子具备多个第2输入输出端子。所述第1输入输出端子及所述第2输入输出端子中能够输入数据及时钟中的至少任1个。

附图说明

图1(a)是表示第1实施方式的半导体装置的概略构成的剖视图，图1(b)是表示第1实施方式的半导体装置的电极的配置例的俯视图。

图2(a)是表示第1实施方式的半导体装置的外部端子与中间端子之间的布线路径的一例的俯视图，图2(b)是表示第1实施方式的半导体装置的中间端子间的布线路径的一例的俯视图，图2(c)是表示第1实施方式的半导体装置的中间端子与贯通电极之间的布线路径的一例的俯视图。

图3(a)是表示第2实施方式的半导体装置的中介层衬底的背面侧的外部端子的配置例的俯视图，图3(b)及图3(c)是表示第2实施方式的半导体装置的中介层衬底的表面侧的中间端子的配置例的俯视图。

图4是表示配置在第3实施方式的半导体装置的控制器的中间端子及电路块的配置例的俯视图。

图5(a)是表示图4的控制器的数据输出时的信号波形的时序图，图5(b)是表示图4的控制器的数据输入时的信号波形的时序图。

图6是表示配置在第4实施方式的半导体装置的控制器的中间端子及电路块的配置例的俯视图。

图7是表示第5实施方式的半导体装置的系统构成的一例的框图。

具体实施方式

以下，参照附图对实施方式的半导体装置详细地进行说明。此外，本发明并不受这些实施方式限定。

(第1实施方式)

图1(a)是表示第1实施方式的半导体装置的概略构成的剖视图，图1(b)是表示第1实施方式的半导体装置的电极的配置例的俯视图。

在图1(a)中，在半导体装置设置着半导体芯片5、6、8及中介层衬底2。