[发明专利]扇出型封装结构及其制备方法

说明书

技术领域

本发明涉及半导体封装技术领域，特别是涉及一种扇出型封装结构及其制备方法。

背景技术

更低成本、更可靠、更快及更高密度的电路是集成电路封装追求的目标。在未来，集成电路封装将通过不断减小最小特征尺寸来提高各种电子元器件的集成密度。目前，先进的封装方法包括：晶圆片级芯片规模封装(Wafer Level Chip Scale Packaging，WLCSP)，扇出型晶圆级封装(Fan-Out Wafer Level Package，FOWLP)，倒装芯片(Flip Chip)，叠层封装(Packageon Package，POP)等等。

扇出型晶圆级封装是一种晶圆级加工的嵌入式芯片封装方法，是目前一种输入/输出端口(I/O)较多、集成灵活性较好的先进封装方法之一。扇出型晶圆级封装相较于常规的晶圆级封装具有其独特的优点：①I/O间距灵活，不依赖于芯片尺寸；②只使用有效裸片(die)，产品良率提高；③具有灵活的3D封装路径，即可以在顶部形成任意阵列的图形；④具有较好的电性能及热性能；⑤高频应用；⑥容易在重新布线层(RDL)中实现高密度布线。然而，现有封装结构制备时一般都是将半导体芯片通过剥离层之间键合于半导体衬底上，然后再进行塑封封装；由于半导体芯片与剥离层之间的粘合力较差，容易造成半导体芯片在封装过程中及封装后发生晃动，从而造成半导体芯片与重新布线层的接触不良，进而影响封装结构的性能。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种扇出型封装结构及其制备方法，用于解决现有技术中的扇出型晶圆级封装结构存在半导体芯片容易发生晃动，从而造成半导体芯片与重新布线层的接触不良，进而影响封装结构的性能的问题。

为实现上述目的及其他相关目的，本发明提供一种扇出型封装结构，所述扇出型封装结构包括：

重新布线层，所述重新布线层包括相对的第一表面及第二表面；

半导体芯片，位于所述重新布线层的第一表面，且所述半导体芯片的正面与所述重新布线层电连接；

粘片膜，位于所述半导体芯片的背面；

塑封材料层，位于所述重新布线层的第一表面，所述塑封材料层填满所述半导体芯片及所述粘片膜之间的间隙，并将所述半导体芯片及所述粘片膜塑封；

焊料凸块，位于所述重新布线层的第二表面，且与所述重新布线层电连接。

优选地，所述重新布线层包括：

电介质层；

金属线层，位于所述电介质层内。

优选地，所述重新布线层包括：

电介质层；

金属叠层结构，位于所述电介质层内；所述金属叠层结构包括多层间隔排布的金属线层及金属插塞，所述金属插塞位于相邻所述金属线层之间，以将相邻的所述金属线层电连接。

优选地，所述塑封材料层包括聚酰亚胺层、硅胶层、环氧树脂层、可固化的聚合物基材料层或可固化的树脂基材料层。

优选地，所述焊球凸块包括：

金属柱，位于所述重新布线层的第二表面，且与所述重新布线层电连接；

焊球，位于所述金属柱的远离所述半导体芯片的表面。

优选地，所述焊料凸块为焊球。

本发明还提供一种扇出型封装结构的制备方法，所述扇出型封装结构的制备方法包括如下步骤：

1)提供衬底；

2)使用粘片膜将半导体芯片正面朝上键合于所述衬底的上表面；

3)于所述衬底的上表面形成塑封材料层，所述塑封材料层填满所述半导体芯片及所述粘片膜之间的间隙，并将所述半导体芯片及所述粘片膜塑封；

4)于所述塑封材料层的表面形成重新布线层，所述重新布线层与所述半导体芯片电连接；

5)于所述重新布线层远离所述半导体芯片的表面形成焊料凸块；

6)去除所述衬底。

优选地，步骤1)与步骤2)之间还包括于所述衬底的上表面形成剥离层的步骤；步骤2)中，使用粘片膜将半导体芯片倒装键合于所述剥离层的上表面。

优选地，步骤3)中，采用采用压缩成型工艺、传递模塑成型工艺、液封成型工艺、真空层压工艺或旋涂工艺于所述衬底的上表面形成所述塑封材料层。

优选地，步骤4)包括如下步骤：

4-1)于所述塑封材料层的表面形成金属线层；

4-2)于所述塑封材料层的表面形成电介质层，所述电介质层将所述金属线层包裹。

优选地，步骤4)包括如下步骤：

4-1)于所述塑封材料层的表面形成第一层金属线层；