[发明专利]半导体封装结构

说明书

技术领域

本发明涉及半导体封装技术，尤其涉及一种半导体封装结构。

背景技术

为了确保电子产品及通信装置的持续小型化及多功能性，具有小尺寸、支持多引脚连接、高速操作以及具有高功能性的半导体封装受到期待。另外，在高频应用中，诸如RF(Radio Frequency，射频)SIP(System-in-Package，系统级封装)结构，天线一般用于实现无线通信。

在传统的SiP结构中，分离的天线元件被独立地密封或者安装于PCB(Printed Circuit Board，印刷电路板)或封装上。另外，半导体晶粒，元件，以及无源器件并排(side by side)布置。但是，现有技术要求提供额外的区域来供天线元件安装于其上。另外，现有技术要求提供大的区域来布置这些半导体晶粒，元件和无源器件。

如此，难以减小SiP结构的封装大小(footprint)，即平面尺寸。另外，由于SiP结构包含密封或安装在封装上的天线元件，以及放在下面的并排布置的半导体晶粒、元件以及无源器件，因此SiP结构的整体高度也难以降低。

因此，创新的半导体封装结构备受期待。

发明内容

有鉴于此，本发明实施例提供了一种半导体封装结构。

本发明实施例提供了一种半导体封装结构，包括：重分布层结构，具有第一表面及相对于该第一表面的第二表面，其中该重分布层结构包括：金属间介电层和设置于该金属间介电层的第一层级处的第一导电层；模塑料，覆盖该重分布层结构的该第一表面；第一半导体晶粒，设置在该重分布层结构的该第二表面上，并且电性耦接至该重分布层结构；以及多个凸块结构，设置在该重分布层结构的该第二表面上，并且电性耦接至该重分布层结构。

其中，进一步包括：底部填充层，插入在该重分布层结构的该第二表面和该第一半导体晶粒之间。

其中，进一步包括：第二半导体晶粒及电子元件，设置在该模塑料中并且并排布置，以及电性耦接至该重分布层结构。

其中，该电子元件包括：电容、电感、电阻或者他们的组合。

其中，该第二半导体晶粒包括：射频前端元件，整合无源器件，或者他们的组合。

其中，该第一导电层具有天线图案，并且俯视时该天线图案与该第一半导体晶粒、该第二半导体晶粒及该电子元件横向隔开。

其中，该第一导电层具有接地屏蔽图案。

其中，该重分布层结构进一步包括：设置于该金属间介电层的第二层级处的第二导电层，其中该第二层级位于该第一层级的下方

其中，该第一导电层具有天线图案，该第二导电层具有接地屏蔽图案；该重分布层结构进一步包括：第三导电层，设置在该金属间介电层的第三层级处，其中该第三层级位于该第二层级的下方。

其中，该接地屏蔽图案设置在该天线图案的下方，并且俯视时该天线图案，该接地屏蔽图案完合覆盖该第一半导体晶粒的表面，并且该天线图案与该第一半导体晶粒横向隔开。

本发明实施例的有益效果是：

本发明实施例中，半导体晶粒与多个凸块结构均设置在重分布层结构的同一表面上，因此可以提高半导体封装结构的集成度。

附图说明

通过阅读接下来的详细描述以及参考附图所做的示例，可以更全面地理解本发明，其中：

图1为根据本发明实施例的半导体封装结构的横截面示意图；

图2为根据本发明实施例的半导体封装结构的横截面示意图；

图2-1为图2所示的半导体封装结构中的天线图案的布置的平面示意图；

图3为根据本发明实施例的半导体封装结构的横截面示意图；

图4为根据本发明实施例的半导体封装结构的横截面示意图；

图4-1为图4所示的半导体封装结构中的天线图案与接地屏蔽图案的布置的平面示意图；

图5为根据本发明实施例的半导体封装结构的横截面示意图；

图5-1为图5所示的半导体封装结构中的天线图案与接地屏蔽图案的布置的平面示意图；

图6为根据本发明实施例的半导体封装结构的横截面示意图；

图6-1为图6所示的半导体封装结构中的天线图案与接地屏蔽图案的布置的平面示意图。

具体实施方式

为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。