[发明专利]半导体结构及其操作方法

说明书

一种半导体结构，包括第一防护环与第二防护环。第一防护环位于基底中。第一防护环包括交替排列的多个第一掺杂区与多个第二掺杂区。第一掺杂区与第二掺杂区互为不同导电型。第二防护环位于第一防护环旁。第二防护环包括交替排列的多个第三掺杂区与多个第四掺杂区以及多个掩模层。各第三掺杂区对应于各第二掺杂区。各第四掺杂区对应于各第一掺杂区。第三掺杂区与第一掺杂区为相同导电型且交错配置。掩模层分别配置于第三掺杂区与第四掺杂区之间的基底上。

技术领域

本发明涉及一种半导体结构及其操作方法，且特别涉及一种具备静电放电(ElectroStatic Discharge，ESD)保护能力的半导体结构及其操作方法。

背景技术

静电放电(ESD)是电荷在非导体或未接地的导体上累积后，经由放电路径，在短时间内快速移动放电的现象。静电放电会造成集成电路中的电路之损害。例如，人体、封装集成电路的机器或测试集成电路的仪器都是常见的带电体，当上述带电体与芯片接触时，即有可能向芯片放电。静电放电的瞬间功率可能造成芯片中的集成电路损坏或失效。

因为和现有的CMOS工艺兼容，延伸漏极金属氧化物半导体场效应晶体管(Extended Drain MOSFET，ED MOSFET)、横向双扩散金属氧化物半导体场效应晶体管(Lateral double-diffused MOSFET，LD MOSFET)以及减少表面电场(Reduced SurfaceField，RESURF)被广泛地应用在功率半导体元件(Power Semiconductor Device)中。在功率半导体元件领域中，具有低导通状态电阻(On-State Resistance)的MOS常被用来当作开关。然而，电流仅流经在低导通状态电阻的MOS表面，其使得ESD放电路径受到限制且不容易改善ESD效能。此外，具有高崩溃电压(Breakdown Voltage，BV)的MOS也具有较高的触发电压(Trigger Voltage)，其导致MOS损害的风险增高。在功率半导体元件领域中，上述两者考虑在改善静电放电保护的效能上是个极大的挑战。

发明内容

本发明提供一种具备静电放电保护能力的半导体结构及其操作方法，其可在一给定的芯片面积下，提升静电放电保护的效能。

本发明提供一种半导体结构，包括第一防护环与第二防护环。第一防护环位于基底中。第一防护环包括交替排列的多个第一掺杂区与多个第二掺杂区。第一掺杂区与第二掺杂区互为不同导电型。第二防护环位于第一防护环旁。第二防护环包括交替排列的多个第三掺杂区与多个第四掺杂区以及多个掩模层。各第三掺杂区对应于各第二掺杂区。各第四掺杂区对应于各第一掺杂区。第三掺杂区与第一掺杂区为相同导电型且交错配置。掩模层分别配置于第三掺杂区与第四掺杂区之间的基底上。

本发明提供一种半导体结构的操作方法，其步骤如下。将静电放电保护元件的一端通过半导体元件耦接至焊垫，并将静电放电保护元件的另一端耦接至接地端。静电放电保护元件包括相互并联的第一防护环、第二防护环以及第三防护环。当焊垫出现静电信号时，静电信号经由第一防护环、第二防护环以及第三防护环导通至接地端。

基于上述，本发明通过将相互并联的第一防护环、第二防护环以及第三防护环所构成的静电放电保护元件耦接至焊垫与接地端之间，并将半导体元件耦接至第二防护环。当焊垫出现静电信号时，静电信号可经由第一防护环、第二防护环以及第三防护环导通至接地端，以避免半导体元件(也即内部电路)损坏。因此，在不需要增加芯片面积下，本发明的半导体结构可提升静电放电保护的效能。另外，本发明通过将N型导电型掺杂区与P型导电型掺杂区交替配置，以形成更多的p/n接面，进而提升本发明的半导体结构的二次崩溃电流。

为让本发明的上述特征和优点能更明显易懂，下文特列举实施例，并配合所附附图作详细说明如下。

附图说明

图1是依照本发明一实施例的一种半导体结构的等效电路图。