[发明专利]封装结构在审
申请号: | 201710284502.5 | 申请日: | 2017-04-25 |
公开(公告)号: | CN108122857A | 公开(公告)日: | 2018-06-05 |
发明(设计)人: | 陈洁;余振华;叶德强;陈宪伟 | 申请(专利权)人: | 台湾积体电路制造股份有限公司 |
主分类号: | H01L23/31 | 分类号: | H01L23/31;H01L23/538 |
代理公司: | 南京正联知识产权代理有限公司 32243 | 代理人: | 顾伯兴 |
地址: | 中国台湾新竹科*** | 国省代码: | 中国台湾;71 |
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摘要: | |||
搜索关键词: | 集成无源元件 管芯 重布线 底部填充 封装结构 周界 模制化合物 封装件 包封 贴附 安置 延伸 | ||
一种封装结构及其形成方法。封装结构包括第一封装件、第一集成无源元件、第二集成无源元件以及底部填充体。第一封装件包括第一管芯、与第一管芯相邻的孔、包封孔并围绕第一管芯的周界以至少横向地包封第一管芯的模制化合物以及在第一管芯及模制化合物之上延伸的第一重布线结构。第一集成无源元件贴附至第一重布线结构,第一集成无源元件靠近第一管芯的周界安置。第二集成无源元件贴附至第一重布线结构,第二集成无源元件远离第一管芯的周界安置。底部填充体安置于第一集成无源元件与第一重布线结构之间,第二集成无源元件不含有底部填充体。
技术领域
本发明实施例是有关于一种封装结构及其形成方法。
背景技术
由于不同电子组件(例如,晶体管、二极管、电阻器、电容器等)的集成密度的持续增进,半导体行业已经历快速增长。在很大程度上,集成密度的增进来自于最小特征尺寸(feature size)上不断地缩减,这允许更多的组件能够集成到给定区域内。随着对缩小电子元件的需求的增长,需要更小且更具创造性的半导体管芯封装技术。这种封装系统的一个实例是叠层封装(Package-on-Package,PoP)技术。在叠层封装元件中,顶部半导体封装件被堆叠于底部半导体封装件的顶面上,以提供高集成水平及组件密度。叠层封装技术一般能够生产功能性得到增强且在印刷电路板(printed circuit board,PCB)上占用空间小的半导体元件。
发明内容
一种封装结构包括第一封装件、第一集成无源元件、第二集成无源元件以及底部填充体。第一封装件包括第一管芯、与第一管芯相邻的孔、包封孔并围绕第一管芯的周界以至少横向地包封第一管芯的模制化合物以及在第一管芯及模制化合物之上延伸的第一重布线结构。第一集成无源元件贴附至第一重布线结构,第一集成无源元件靠近第一管芯的周界安置。第二集成无源元件贴附至第一重布线结构,第二集成无源元件远离第一管芯的周界安置。底部填充体安置于第一集成无源元件与第一重布线结构之间,第二集成无源元件不含有底部填充体。
附图说明
结合附图阅读以下详细说明,理解本发明实施例的各个方面。应注意,根据本产业中的标准惯例,各种特征并非按比例绘制。事实上,为论述清晰说明,可能任意增大或减小各种特征的尺寸。
图1至图8A以及图9至图10是根据一些实施例中形成元件封装件的工艺期间各中间步骤的剖视图。
图8B是根据一些实施例中形成元件封装件的工艺期间各中间步骤的平面图。
图11是根据一些实施例中形成封装结构的工艺期间各中间步骤的剖视图。
图12A是根据一些实施例中形成元件封装件的工艺期间各中间步骤的剖视图。
图12B是根据一些实施例中形成元件封装件的工艺期间各中间步骤的平面图。
图13至图14是根据一些实施例中形成元件封装件的工艺期间各中间步骤的剖视图。
[符号的说明]
100:载体衬底;
102:离型层;
104、108:介电层;
106:金属化图案;
110:背侧重布线结构;
112、306:穿孔;
114:集成电路管芯;
116:粘合剂;
118:半导体衬底;
120:内连线结构;
122:衬垫;
124:钝化膜;
126:管芯连接件;
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