[发明专利]半导体结构和半导体器件的制造方法

说明书

一种方法包括接收具有衬底及多个第一栅极结构和多个第二栅极结构的前体，多个第一栅极结构的间距大于多个第二栅极结构的间距，还包括沉积覆盖衬底以及多个第一和第二栅极结构的介电层；并对介电层实施蚀刻工艺。蚀刻工艺去除介电层的位于衬底上方的第一部分，而介电层的第二部分保留在多个第一和第二栅极结构的侧壁上方。介电层的的第二部分在多个第二栅极结构的侧壁上方比在多个第一栅极结构的侧壁上方厚。还包括蚀刻衬底以形成分别邻近多个第一和第二栅极结构的多个第三和第四凹槽；以及分别在多个第三和第四凹槽中外延生长多个第五和第六半导体部件。本发明实施例涉及用于具有改进的源极漏极外延的半导体器件制造的方法。

技术领域

本发明实施例涉及用于具有改进的源极漏极外延的半导体器件制造的方法。

背景技术

半导体集成电路(IC)产业经历了指数增长。IC材料和设计的技术进步产生了多个IC时代，其中，每个时代都具有比先前时代更小且更复杂的电路。在IC发展过程中，功能密度(即每芯片面积上互连器件的数量)通常增大了而几何尺寸(即，使用制造工艺可以做出的最小的元件(或线))减小了。这种规模缩小工艺通常通过增加产量效率和降低相关成本来提供很多益处。这种按比例缩小工艺也增大了加工和制造IC的复杂度。

例如，作为半导体器件，诸如金属氧化物半导体场效应晶体管(MOSFET)，通过各种技术节点被缩放，已经使用外延(epi)半导体材料实施应变的源极/漏极部件(例如，应力源区)以提高载流子的迁移率和提高器件的性能。形成具有应力源区的MOSFET经常外延地生长硅(Si)以形成用于n型器件的突出的源极和漏极部件，和外延地生长硅锗(SiGe)以形成用于p型器件的突出的S/D部件。已经实现针对这些S/D部件的形状、配置、和材料的各种技术以进一步改善晶体管器件性能。尽管现有方法通常适用于它们的预期目的，但它们并非在所有方面完全满足要求。例如，在具有存储器件和逻辑器件的器件中，在存储器件区中的晶体管密度通常高于在逻辑器件区中，对两个区中的突出的S/D部件强加不同的要求且对两个区中同时生长突出的S/D部件造成挑战。

发明内容

根据本发明的一个实施例，提供了一种形成半导体器件的方法，包括：接收前体,所述前体具有衬底以及位于所述衬底上方的多个第一栅极结构和多个第二栅极结构，所述多个第一栅极结构具有比所述多个第二栅极结构的间距更大的间距；沉积覆盖所述衬底和所述多个第一栅极结构和所述多个第二栅极结构的第一介电层；对所述第一介电层实施第一蚀刻工艺，从而去除所述第一介电层的位于所述衬底上方的第一部分，同时所述第一介电层的第二部分保留在所述多个第一栅极结构的侧壁和所述多个第二栅极结构的侧壁上方，其中，所述第一介电层的在所述多个第二栅极结构的所述侧壁上方的所述第二部分厚于所述第一介电层的在所述多个第一栅极结构的所述侧壁上方的所述第二部分；蚀刻所述衬底以分别形成邻近所述多个第一栅极结构和所述多个第二栅极结构的多个第三凹槽和多个第四凹槽；以及在所述多个第三凹槽和所述多个第四凹槽中分别外延生长多个第五半导体部件和多个第六半导体部件。