[发明专利]自对准多重图案化的半导体元件及其工艺

说明书

一种自合并轮廓(self‑merging profile，SMP)方法以制造半导体元件以及使用SMP方法所制造的元件。在例示性实施例中，提供一种半导体元件。例示性半导体元件包括(a)多条导线、(b)多个导电接垫、(c)多个虚拟尾部以及(d)多个闭环。各导电接垫与导线中之一、虚拟尾部中之一以及闭环中之一连接。在例示性实施例中，所形成的虚拟尾部与闭环为用于制造导线与导电接垫的工艺残留物。

技术领域

本发明是涉及一种半导体元件及其工艺，且特别涉及一种利用减少掩模数量的半导体元件及其工艺。

背景技术

半导体元件微小化的演进持续强调半导体元件的结构集成度的重要性。相似地，特别是随着制造越来越小的半导体元件的复杂度增加，半导体元件工艺的演进持续着重于工艺成本与速率效率的重要性。制造商需要高良率、低成本以及可靠的半导体元件。

在半导体中，像是非易失性存储元件，字线用于施加电压至存储单元，以编程、擦除或是以其他方式启动存储单元。一般来说，每条字线终止于一字线接垫上。所述字线接垫可提供连接至用以施加电压至所述字线的字线驱动器。为了有效率地且可靠地控制存储单元，将每条字线连接至单一接垫且每个接垫连接至单一字线是相当重要的。因此，当制造芯片时，必须分配足够的空间以提供字线接垫的放置以及单一字线至每个字线接垫的连接。

因此，本领域中仍需要改善方法以有效率地制造半导体元件。

发明内容

本发明的各种实施例提供半导体元件及其制造方法。特别是，本发明的例示性实施例提供使用自合并轮廓(self-merging profile，SMP)的自对准多重图案化方法来制造具有字线排列的非易失性存储元件。举例来说，本发明的一些实施例提供使用SMP掩模自对准四重图案化(self-aligned quadruple patterning，SAQP)方法来制造具有字线排列的非易失性存储元件。在例示性实施例中，SMP自对准四重图案化方法需要使用比一般SAQP方法用以制造非易失性存储元件的字线主要区域较少的掩模。在例示性实施例中，SMP SAQP方法使用最多三个掩模以制造非易失性存储元件的字线主要区域。

本发明提供一种方案的半导体元件。在例示性实施例中，半导体元件包括(a)多条导线、(b)多个导电接垫、(c)多个虚拟尾部(dummy tails)以及(c)多个闭环(closedloops)。各导电接垫与导线中之一、虚拟尾部中之一以及闭环中之一连接。

本发明提供另一种方案的制造半导体元件的方法。在例示性实施例中，所述方法提供空白芯片包括(a)基底、(b)膜叠层、(c)第二核心，以及(d)第一核心。所述第二核心位于所述第一核心与所述膜叠层之间。所述膜叠层位于所述第二核心与所述基底之间。所述方法还包括图案化所述第一核心以形成第一排列以及在所述第二核心上与所述第一排列上定义第一组间隙壁。第一组间隙壁包括第一间隙壁以及相邻的第二间隙壁。所述方法还包括通过所述第一组间隙壁刻蚀所述第二核心以形成第二排列。通过所述第一间隙壁与所述第二间隙壁刻蚀所述第二核心所形成的部分第二排列形成在所述第二排列中的双重排列构件。

在另一例示性实施例中，提供一种制造半导体元件的方法。所述方法通过包括不超过3个掩模的自合并轮廓图案化方法形成多条导线、多个导电接垫、多个虚拟尾部以及多个闭环。

附图说明

在此，本发明中的一般术语将参照以下附图来说明，所述附图不一定按照比例来绘制，其中：

图1绘示为使用一般SAQP方法制造非易失性存储元件的字线主要区域。

图2绘示为本发明的一实施例使用SMP SAQP方法制造非易失性存储元件的字线主要区域。

图3为流程图，以绘示本发明一实施例使用SMP SAQP方法来完成非易失性存储元件的工艺的各种流程与程序。