[发明专利]自对准多重图案化的半导体元件及其工艺

权利要求书

1.一种半导体元件，包括：

多条导线；

多个导电接垫；

多个虚拟尾部；以及

多个闭环，其中所述闭环包括第一闭环以及与第一闭环相邻的第二闭环；

其中各所述导电接垫与所述导线中之一、所述虚拟尾部中之一以及所述闭环中之一连接，且所述第一闭环与第二闭环位于对应的导电接垫之间。

2.如权利要求1所述的半导体元件，其中所述导线包括第一导线与第二导线，其中所述第一导线与所述第二导线的第一部分平行，且其中所述第一导线与所述第二导线第二部分不平行。

3.如权利要求1所述的半导体元件，其中所述导线、所述导电接垫、所述虚拟尾部以及所述闭环构成为配置在基底上的膜叠层的同一层。

4.如权利要求3所述的半导体元件，其中所述膜叠层包括硬掩模、控制栅极层、浮置栅极层、位于所述控制栅极层与所述浮置栅极层之间的内介电层与隧穿介电层中的至少一个。

5.如权利要求1所述的半导体元件，其中所述半导体元件为非易失性存储元件，所述导线为多条字线，所述导电接垫为多个字线接垫。

6.一种半导体元件的制造方法，所述方法包括提供空白芯片的步骤，所述空白芯片包括：

基底、

膜叠层、

第二核心，以及

第一核心，其中所述第二核心位于所述第一核心与所述膜叠层之间且所述膜叠层位于所述第二核心与所述基底之间；

图案化所述第一核心以形成第一排列；

在所述第二核心上与所述第一排列的图案化的第一核心的侧壁上形成第一组间隙壁；以及

通过所述第一组间隙壁刻蚀所述第二核心以形成第二排列，其中通过刻蚀所述第二核心所形成的一部分所述第二排列在所述第二排列中形成双重排列构件，该双重排列构件是指用两相邻的间隙壁共同作为掩模而在第二核心中刻蚀出的结构。

7.如权利要求6所述的半导体元件的制造方法，其中所述第一组间隙壁包括第一间隙壁与相邻的第二间隙壁，而所述双重排列构件通过所述第一间隙壁与所述第二间隙壁刻蚀所述第二核心所形成。

8.如权利要求7所述的半导体元件的制造方法，其中所述第一间隙壁与所述第二间隙壁间隔小于20纳米。

9.如权利要求6所述的半导体元件的制造方法，还包括步骤：

在所述膜叠层上与所述第二排列的图案化的第二核心的侧壁上形成第二组间隙壁；

在所述膜叠层上形成第二掩模，所述第二掩模定义至少一导电接垫；以及

通过所述第二组间隙壁与所述第二掩模，在所述膜叠层中形成第三排列，所述第三排列包括多个导电接垫与多条导线，其中所述导电接垫包括第一导电接垫与第二导电接垫，所述第一导电接垫与所述第二导电接垫通过虚拟线直接电性接触。

10.如权利要求9所述的半导体元件的制造方法，还包括步骤：在所述膜叠层上形成第三掩模，所述第三掩模配置为切断所述虚拟线以形成两个虚拟尾部。

11.如权利要求9所述的半导体元件的制造方法，其中所述导线包括与所述第一导电接垫直接电性连接的第一导线以及与所述第二导电接垫直接电性连接的第二导线，其中所述第一导线与所述第二导线为相邻导线。