[发明专利]半导体装置封装和其制造方法

说明书

技术领域

本发明涉及半导体装置封装和其制造方法，且更特定来说，涉及具有屏蔽罩盖的半导体装置封装和其制造方法。

背景技术

在至少部分地由针对增强处理速度和较小大小的需求的驱动下，半导体装置已变得越来越复杂。增强的处理速度往往会涉及较高时钟速度，其可涉及信号电平之间更频繁的转换，此又可导致以较高频率或较短波长的较高电平的电磁发射。电磁发射可从源半导体装置辐射，且可入射于邻近半导体装置上。如果邻近半导体装置处的电磁发射的电平充分高，那么这些发射可不利地影响所述邻近半导体装置的操作。此现象有时被称作电磁干扰(EMI)。较小设定大小的半导体装置可通过在总电子系统内提供较高密度的半导体装置而使EMI加剧，且因此使邻近半导体装置处较高电平的非所要电磁发射加剧。

减少EMI的一个方式为屏蔽半导体装置封装内的一组半导体装置。特定来说，屏蔽可通过包含电接地并固定到封装外部的导电壳体或外壳而实现。当来自封装内部的电磁发射撞击壳体的内部表面时，这些发射的至少一部分可经电短接，由此减小可通过壳体并不利地影响邻近半导体装置的发射的电平。类似地，当来自邻近半导体装置的电磁发射撞击壳体的外部表面时，类似电短接可发生以减少封装内的半导体装置的EMI。

然而，EMI屏蔽增大半导体装置封装的总大小，且因此可能不满足由高密度集成电路的发展所引起的需求。

发明内容

根据本发明的实施例，半导体装置封装包含衬底、第一电组件、第二电组件、导电框架和电磁干扰屏蔽体。衬底具有顶部表面。第一电组件设置于所述衬底的顶部表面上。第二电组件设置于所述衬底的顶部表面上。第二电组件具有顶部表面。所述导电框架具有顶部部分和大体上垂直于所述顶部部分的边沿。所述顶部部分具有顶部表面。导电框架设置于所述衬底的顶部表面上以覆盖第一电组件。导电框架界定导电框架的顶部部分中的至少一个开口。至少一个开口暴露第二电组件。所述导电框架的顶部部分的顶部表面大体上与所述第二电组件的顶部表面共面。所述电磁干扰屏蔽体与导电框架的顶部部分的顶部表面、导电框架的边沿的外部侧向表面和第二电组件的顶部表面接触。

根据本发明的实施例，制造半导体装置封装的方法包括：(a)提供具有顶部表面的衬底；(b)将第一电组件和第二电组件附接在衬底的顶部表面上，所述第二电组件具有顶部部分；(c)将导电框架放置在衬底的顶部表面上以覆盖第一电组件，所述导电框架包含顶部部分和大体上垂直于所述顶部部分的边沿，所述顶部部分具有顶部表面，所述导电框架界定导电框架的顶部部分中的至少一个开口，至少一个开口暴露所述第二电组件，且导电框架的顶部部分的顶部表面大体上与第二电组件的顶部表面共面；(d)将电磁干扰屏蔽体放置在导电框架上以与导电框架的顶部部分的顶部表面、导电框架的边沿的外部侧向表面和第二电组件的顶部表面接触。

附图说明

图1A说明根据本发明的实施例的半导体装置封装的横截面图。

图1B说明根据本发明的实施例的半导体装置封装的俯视图。

图2A、图2B和图2C说明根据本发明的实施例的制造程序。

贯穿图式和详细描述使用共享参考数字以指示相同或类似组件。根据结合附图的以下详细描述，本发明将更为显而易见。

具体实施方式

由于呈外壳或壳体形式的EMI屏蔽增大半导体封装的大小，因此相反地指示此类屏蔽用于小半导体装置内的实施方案。本发明描述适用于较小半导体装置封装的EMI屏蔽技术，此另外减少制造成本。

图1A说明根据本发明的实施例的半导体装置封装1的横截面图。半导体装置封装1包含衬底10，多个有源电组件12、12'，多个其它电组件13、23、33，导电框架14和EMI屏蔽体16。

衬底10具有顶部表面101、与顶部表面101相反的底部表面102，和侧向表面103。侧向表面103在衬底10的外围边缘处，且在顶部表面101与底部表面102之间延伸。举例来说，衬底10可为印刷电路板，例如纸基铜箔层合物、复合物铜箔层合物或浸渍聚合物的基于玻璃纤维的铜箔层合物。衬底10可包含互连结构(图1A中未绘示)，例如，重布层(RDL)，以用于设置在衬底10的顶部表面101上的电组件13、23、33和/或有源电组件12、12'之间的电连接。

有源电组件12设置在衬底10的顶部表面101上。有源电组件12可为覆晶类型的半导体装置。根据本发明的另一实施例，有源电组件12可为线接合类型的半导体装置。举例来说，有源电组件12可为集成芯片(IC)或裸片。