[实用新型]一种半导体测试结构

说明书

技术领域

本实用新型涉及一种半导体技术领域，特别是涉及一种半导体测试结构。

背景技术

随着以电子通讯技术为代表的现代高科技产业的不断发展，世界集成电路产业总产值以每年超过30％的速度发展，晶态随机存储器(SRAM，Static Random Access Memory)作为一种重要的存储器件被广泛应用于数字与通讯电路设计中。SRAM是逻辑电路中一种重要部件，其因为具有功耗小、读取速度高等优点而广泛应用于数据的存储。

在器件的特征尺寸(CD，Critical Dimension)进入深亚微米阶段后，为了更大的数据存储量以及节省芯片空间，共享接触插塞(Share Contact)已广泛应用在晶态随机存储器(SRAM)制作中。

接触插塞是连接前道晶体管和后道金属配线的通道，既要连接栅极，又要连接到源极和漏极，它的刻蚀的好与坏直接影响到存储器件的特性和产品的良率。

现有工艺中，普通接触插塞的测试结构如图1所示，在每个有源区10的长度方向上的两侧生成普通接触插塞11，相邻两有源区的相邻普通接触插塞之间通过顶端的金属线12连接成串联结构，所述串联结构两端的普通接触插塞11与一测试焊垫13相连接。在测试的过程中，只需要所述普通接触插塞测试结构两端的测试焊垫13上分别施加存在差值的电源，或一段测试焊垫13上施加电压，另一端测试焊垫13接地，就可以根据所测得的电阻值来判断所述测试结构中的普通接触插塞是否存在问题。

然而，在现有的工艺技术中，对于接触插塞的WAT(Wafer Acceptance Test)测试还仅限于对于普通接触插塞的测试，还没有涉及到对共享接触插塞的检测。而在半导体制备工艺中，共享接触插塞通过在共享接触孔中填充金属而形成，应一部分位于多晶硅栅极中，另一部分连接于有源区中，由于多晶硅栅极与有源区之间有绝缘层栅极氧化层隔绝，如果共享接触孔刻蚀工艺存在问题，在形成共享接触插塞以后，多晶硅栅极与有源区不能通过共享接触插塞相互连接，从而使得包含有该共享接触插塞的半导体器件在使用的过程中出现断路。

鉴于此，有必要设计一种可以用于测试共享接触插塞的半导体测试结构以解决上述技术问题。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种半导体测试结构，用于解决现有技术中没有检测共享接触插塞的测试结构，不能对共享接触插塞进行WAT测试问题。为了便于描述，本申请中，将共享接触插塞定义为第一接触插塞，将普通接触插塞定义为第二接触插塞。

为实现上述目的及其他相关目的，本实用新型提供一种半导体测试结构，所述半导体测试结构包括：第一测试结构，所述第一测试结构包括：两个第一有源区，所述两第一有源区包括第一端和第二端；多晶硅栅极，位于两第一有源区之间的栅氧化层上，所述多晶硅栅极的每一端分别与一所述第一有源区的第一端重叠；第一接触插塞，位于所述第一有源区中，其中，所述第一接触插塞的一部分位于所述第一有源区和多晶硅栅极的重叠区域；第二接触插塞，完全位于至少一所述第一有源区中，且位于所述第一有源区的第二端。

作为本实用新型的半导体测试结构的一种优选方案，所述两第一有源区的第二端均设置有第二接触插塞。

作为本实用新型的半导体测试结构的一种优选方案，所述一第一有源区的第二端设置有第二接触插塞，另一第一有源区的第二端设置有第一接触插塞。

作为本实用新型的半导体测试结构的一种优选方案，所述半导体测试结构还包括第二测试结构，所述第二测试结构包括第二有源区和第一接触插塞，所述第一接触插塞位于所述第二有源区的两端；所述第二有源区中的第一接触插塞与位于所述第一有源区第二端的第一接触插塞通过多晶硅栅极相连。

作为本实用新型的半导体测试结构的一种优选方案，所述半导体测试结构还包括第三测试结构，所述第三测试结构包括：第三有源区，包括第一端和第二端；第一接触插塞，位于所述第三有源区的第一端；第二接触插塞，位于所述第三有源区的第二端；所述第三有源区中的第一接触插塞与所述第二有源区中的第一接触插塞通过多晶硅栅极相连；所述第三有源区中的第二接触插塞与所述第一有源区中的第二接触插塞通过金属线相连。

作为本实用新型的半导体测试结构的一种优选方案，所述半导体测试结构还包括第四测试结构，所述第四测试结构包括第四有源区和第二接触插塞，所述第二接触插塞位于所述第四有源区的两端；所述第四有源区中的第二接触插塞与所述第一有源区中的第二接触插塞通过金属线相连。