[发明专利]用于WAT测试的半导体结构

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及用于WAT测试的半导体结构。

背景技术

随着半导体工艺技术的发展，半导体工艺开发的技术节点开始向55nm，40nm及以下发展，低压（V_min）良率提升就成为新技术开发的关键问题。在55nm、40nm及以下半导体工艺中，造成V_min良率流失的原因之一是器件的局域差异过大。为了提高V_min良率找到器件的局域差异，并且消除器件的局域差异。但是找器件的局域差异成为确实一个目前难以解决的技术难题。

对此问题，采用常规WAT测试的方法由于测试数量有限，无法监测百万分之一级的问题概率（例如对于SRAM器件，百万器件内，有一个器件失效，即为失效）。若能有特定的一组或几组WAT测试结构，用于有效监测该类V_min良率，则可有效提高V_min的良率。

请参考图1所示的半导体结构示意图。浅沟槽隔离结构1之间由于工艺问题会导致多晶硅层厚度局域增厚，该问题会导致多晶硅掺杂（poly dopant）不能达到预定深度，造成器件的寄生电容出现，从而引起Vt异常增加，而引起局域器件失配，最终导致低压良率（V_min良率）流失。

为及时发现该类问题，设计出一组WAT测试结构来监测该类问题。

发明内容

本发明解决的问题是提供一组WAT测试结构，能够监控由于多晶硅层厚度过厚引起的器件局域失配，有助于解决由于器件局域失配造成的低压良率流失问题。

为解决上述问题，本发明提供一组WAT测试结构，包括：半导体衬底，所述半导体衬底包括有源区和位于有源区之间的浅沟槽隔离结构，所述有源区至少有两个，所述有源区的特征尺寸各不相同；

所述浅沟槽隔离结构的表面高于所述有源区的表面，所述半导体结构还包括：多晶硅层，覆盖于所述浅沟槽隔离结构和有源区表面；接触电极，位于所述多晶硅层和/或有源区上方，所述半导体测试结构用于WAT测试以监控多晶硅层的厚度。

可选地，所述有源区的数目为4个，所述半导体结构用于获得有源区的特征尺寸的工艺窗口。

可选地，所述有源区的数目为4个，所述半导体结构用于获得所述浅沟槽隔离结构的厚度。

与现有技术相比，本发明具有以下优点：

本发明提供的用于WAT测试的半导体结构，具有多个具有不同特征尺寸的有源区，对该半导体结构进行WAT测试，可以监控多晶硅层的厚度是否偏厚，有助于解决由于多晶硅层过厚引起的低压良率失配问题；并且，所述半导体结构还可以用于获得有源区的特征尺寸的工艺窗口，有利于优化工艺流程；所述半导体结构还可以监控浅沟槽隔离结构制作工艺是否存在异常。

附图说明

图1是现有的半导体结构示意图；

图2是为本发明一个实施例的WAT测试结构的示意图。

具体实施方式

现有技术中，缺少有效的监控低压良率流失的WAT测试结构。经过发明人发现，造成器件的低压良率流失的原因之一是：多晶硅层的局域厚度增大，请结合图1所示，多晶硅层3的厚度增大，使得多晶硅层3的离子注入的深度不够，会产生额外的耗尽区，产生寄生电容，该寄生电容会使得器件的有效电容变小，最终导致Vt过高，出现器件的局域失配问题。为了解决器件局域失配问题，需要监控多晶硅层的厚度，而导致多晶硅层的厚度过厚的原因两个原因是：浅沟槽隔离结构1的厚度偏厚，从而使得有源区2上方的多晶硅层3的局部厚度过高；有源区2的特征尺寸（CD）过小，使得有源区2上方的多晶硅层3的局部厚度过高。

为解决上述问题，本发明提供一组WAT测试结构，包括：半导体衬底，所述半导体衬底包括有源区和位于有源区之间的浅沟槽隔离结构，所述有源区至少有两个，所述有源区的特征尺寸各不相同；

所述浅沟槽隔离结构的表面高于所述有源区的表面，所述半导体结构还包括：多晶硅层，覆盖于所述浅沟槽隔离结构和有源区表面；接触电极，位于所述多晶硅层和/或有源区上方，所述半导体测试结构用于WAT测试以监控多晶硅层的厚度。

下面结合具体的实施例对本发明的技术方案进行详细的说明。请结合图图所示的本发明一个实施例的WAT测试结构示意图。

本发明提供一组WAT测试结构，包括：半导体衬底，所述半导体衬底包括有源区20和位于有源区20之间的浅沟槽隔离结构10，所述有源区20至少有两个，所述有源区20的特征尺寸各不相同；