[发明专利]半导体装置和半导体装置的设计方法

说明书

技术领域

本文所述的实施例涉及一种半导体装置以及半导体装置的设计方法。

背景技术

已知需要时钟信号的、具有多个电路的半导体集成电路装置（例如参见专利文献1）。半导体集成电路装置设置有脉冲发生器中的时钟干线和时钟驱动器、电源和接地线、用于时钟干线的屏蔽配线以及多个电路。此外，半导体集成电路装置在设置有时钟支线和用于时钟支线的屏蔽配线并且用于时钟支线的屏蔽配线与电源和接地线中的任一个相互相交的区域中设置有连接装置，该连接装置根据通过判断该装置的部件各自的布置关系是否满足预定规则而获得的判断结果来连接这两者。

还已知一种时钟配线结构，其包括：用以传播时钟信号的时钟配线，该时钟配线设置在层中；一对同层屏蔽配线，在该层中设置在沿时钟配线的两侧；以及相邻层配线，沿着时钟配线和该一对屏蔽配线设置在该层的下层和上层中或这些层中的任一个中（例如，参见专利文献2）。

此外，已知一种配线结构，其具有：时钟配线；一对第一屏蔽配线，在与时钟配线的层相同的层中设置在沿着时钟配线的两侧；以及第二屏蔽配线，以覆盖面向时钟配线和该一对第一屏蔽配线的区域的方式设置在经由绝缘层与时钟配线的层不同的层中（例如，参见专利文献3）。配线结构具有其中一对电极被布置成经由绝缘层相对的MIM电容器，并且MIM电容器的该对电极中的至少一个设置在与第二屏蔽配线的层相同的层中。

[专利文献1]日本早期公开专利公布第2001-308189号

[专利文献2]日本早期公开专利公布第2003-158186号

[专利文献3]日本早期公开专利公布第2009-218526号

在布置了多条时钟信号线并且通过时钟树来分配相同的时钟信号的情况下，如果多条时钟线的电容不同，则在所分配的多个时钟信号的时序的时滞发生，并且时钟偏移（skew）发生。

发明内容

实施例的一个目的是提供一种半导体装置以及该半导体装置的设计方法，该半导体装置能够通过防止信号延迟时间的偏差来减少偏移。

一种半导体装置具有：第一信号线，形成在半导体基板上所形成的第一配线层中，并且沿第一方向布置；第一和第二屏蔽线，形成在第一配线层中，沿第一方向布置在第一信号线的两侧，并且被赋予第一固定电位；以及多条第三屏蔽线，形成在半导体基板上所形成的第二配线层中，以第一配线宽度和第一配线间隔、沿几乎垂直于第一方向的第二方向、以与第一信号线以及第一和第二屏蔽线中的每一条部分重叠的方式来布置，并且被赋予第一固定电位。

附图说明

图1是示出了时钟树的配置示例的示图；

图2是示出了采用H树的等长配线的时钟树的示例的示图；

图3是示出了包括时钟信号线的配线层的示例的配线层的截面图；

图4是示出了设置在H树中的侧屏蔽线的示图；

图5是示出了具有信号线和屏蔽线的半导体装置的示例的配线层的平面图；

图6是示出了为图5的半导体装置设置了屏蔽线的示例的示图；

图7是为图5的半导体装置设置了第三屏蔽线的配线层的平面图；

图8是图5的半导体装置的配线层的透视图；

图9是图7的半导体装置的配线层的透视图；

图10是第三屏蔽线被添加到图3的半导体装置的配线层的截面图；

图11是示出了构成执行半导体装置的设计的设计装置的计算机的硬件配置示例的框图；

图12是示出了图11的设计装置的设计方法的处理示例的流程图；

图13是配线网格（wiring grid）被添加到图5的示图；

图14是配线层的平面图；

图15是配线层的平面图；

图16是在第二信号线的宽度大于在图13的半导体装置中的该宽度的情况下的配线层的平面图；

图17是配线层的平面图；

图18是配线层的平面图；

图19是示出了从图20的半导体装置的时序分析中获得时序违规的结果的情况的处理示例的流程图；

图20是配线层的平面图；

图21是配线层的平面图；

图22是配线层的平面图；

图23是配线层的平面图；

图24是示出了根据另一实施例的半导体装置的设计方法的处理示例的流程图；

图25是配线层的平面图；

图26是配线层的平面图；

图27是配线层的平面图；

图28是配线层的平面图；