[发明专利]防止半导体集成电路中等离子体导致的栅极介电层损害的天线单元设计

说明书

技术领域

本发明涉及半导体器件及其制造方法。更具体地来说，本发明涉及防止等离子体导致的栅极介电层损害(也被称为天线效应(antenna effect))的天线单元。 

背景技术

集成电路和其他半导体器件被形成为包括众多的耦合在一起并且耦合至各种其他部件的独立晶体管，以形成功能器件。如果任何一个晶体管失效，则可以破坏器件功能。在先进半导体器件制造和生产中，通常在用于形成几乎所有的集成电路和其他半导体器件的制造操作的序列中多次使用等离子体化学操作。等离子体操作包括等离子体蚀刻操作和等离子体沉积操作。等离子体汽相沉积PVD和等离子体增强化学汽相沉积PECVD仅代表多种等离子体沉积操作中的两个。 

等离子体操作利用激发的离子并且这些离子常常以较高的偏差通常被引导至衬底表面。等离子体中的激发的、加速的离子可以导致损害先前形成的部件。反应离子蚀刻(RIE)操作和利用离子轰击的其他操作也可以损害现有部件而对现有部件造成的损害统称为等离子体导致的损害。 

用于集成电路和其他半导体器件的高灵敏度晶体管通常包括定位在可以是氧化物或其他栅极介电材料的栅极介电层上方的多晶硅或金属栅极。等离子体导致的栅极介电层损害通常被称为天线效应，是损害晶体管栅极和晶体管栅极介电材料的效应，并且可以MOS集成电路制造期间潜在地导致成品率和可靠性问题。如果栅极介电层损害严重，可以破坏设备功能。 

因此，期望和优选地提供消除或减轻任何等离子体导致的栅极介电层损害的结构。 

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供一种半导体结构，包括：至少一个有源晶体管，具有有源多晶硅栅极；金属引线，耦合至至少一个所述有源多晶硅栅极；以及二极管，通过伪晶体管将所述金属引线耦合至Vss，所述伪晶体管包括设置在栅极介电层上方的伪多晶硅晶体管栅极，其中所述栅极介电层设置在连续源极/漏极掺杂区上方，所述二极管包括耦合至所述连续源极/漏极掺杂区的所述金属引线和耦合至所述Vss的所述伪多晶硅晶体管栅极。 

在该半导体结构中，所述至少一个有源晶体管设置在半导体衬底上，所述衬底保持在所述Vss，并且所述伪多晶硅晶体管栅极耦合至所述衬底。 

在该半导体结构中，所述伪多晶硅晶体管栅极通过其他金属引线耦合至所述衬底。 

在该半导体结构中，所述伪多晶硅晶体管栅极通过钳低单元耦合至所述衬底。 

在该半导体结构中，所述二极管包括PN结。 

在该半导体结构中，所述连续源极/漏极掺杂区是N型区，所述衬底是P型衬底，并且所述二极管包括位于所述N型区和所述P型衬底之间的PN结。 

在该半导体结构中，所述金属引线耦合至所述半导体器件的输入引脚。 

在该半导体结构中，在所述半导体衬底上的天线单元中形成所述半导体结构，所述天线单元包括具有基本相同的长度并且延伸穿过所述天线单元的多条平行的多晶硅线，并且所述伪多晶硅晶体管栅极由一条所述多晶硅线形成。 

在该半导体结构中，所述金属引线通过第一连接导电结构和第二连接导电结构耦合至所述连续源极/漏极掺杂区，其中，所述第一连接导电结构在所述伪多晶硅晶体管栅极的源极侧耦合至所述连续源极/漏极掺杂区，以及所述第二连接导电结构在所述伪多晶硅晶体管栅极的漏极侧耦合至所述连续源极/漏极掺杂区。 

根据本发明的另一方面，提供了一种半导体结构，包括：至少一个有源晶体管，具有有源多晶硅栅极并形成在半导体衬底上；金属引线，耦合至至少一个所述有源多晶硅栅极；以及二极管，通过伪晶体管将所述金属引线耦合至所述半导体衬底，所述伪晶体管包括设置在栅极介电层上方的伪多晶硅晶体管栅极，其中所述栅极介电层设置在连续源极/漏极掺杂区上方，所述二极管包括耦合至所述连续源极/漏极掺杂区的所述金属引线和耦合至所述半导体衬底的所述伪多晶硅晶体管栅极。 

在该半导体结构中，所述半导体衬底保持在Vss。 

在该半导体结构中，所述伪多晶硅晶体管栅极通过钳低单元耦合至所述衬底。 

在该半导体结构中，所述连续源极/漏极掺杂区是第一杂质类型，所述半导体衬底是相反的掺杂杂质类型的材料，以及所述二极管包括位于所述连续源极/漏极掺杂区和所述半导体衬底之间的PN结。 

在该半导体结构中，所述第一掺杂杂质类型包括N型，而所述相反的掺杂杂质类型包括P型。